JPS633322A - 電気回路 - Google Patents
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- JPS633322A JPS633322A JP62151039A JP15103987A JPS633322A JP S633322 A JPS633322 A JP S633322A JP 62151039 A JP62151039 A JP 62151039A JP 15103987 A JP15103987 A JP 15103987A JP S633322 A JPS633322 A JP S633322A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
6、〔発明の詳細な説明〕
(産業上の利用分野)
本発明は、内側のコレクタの電圧がエミッタの電圧に近
づくと外側コレクタで信号を発生させるよう作動する同
心コレクタPNPトランジスタと採用した電気回路に関
する。
づくと外側コレクタで信号を発生させるよう作動する同
心コレクタPNPトランジスタと採用した電気回路に関
する。
(従来の技術)
マルチコレクタ?有する噴型PNP トランジスタが当
業者に知られており、その列が米国特許用4.328,
509号と米国特許用4,153,909号とに開示さ
れている。
業者に知られており、その列が米国特許用4.328,
509号と米国特許用4,153,909号とに開示さ
れている。
米国特許用4,328,509号において、マルチコレ
クタPNP トランジスタは、エミッタゾーンと複数の
コレクタゾーンとを有するものが開示さレテイル。コレ
クタゾーンは相互に境?つくつ念り、あるいは囲んだシ
しなA0前記の特許では、もしエミッタゾーンに隣接位
置した第1のコレクタゾーンが開放回路であるとすれば
、第1のコレクタゾーンに隣接位置した第2のコレクタ
ゾーンがエミッタの電位に近い電位?とるとの認識であ
る。また、この特許は、もし所与のコレクタが負にバイ
アスされるとすれば、チャージキャリヤと吸引すること
により別のコレクタへの電流が低減されることを認識し
ている。
クタPNP トランジスタは、エミッタゾーンと複数の
コレクタゾーンとを有するものが開示さレテイル。コレ
クタゾーンは相互に境?つくつ念り、あるいは囲んだシ
しなA0前記の特許では、もしエミッタゾーンに隣接位
置した第1のコレクタゾーンが開放回路であるとすれば
、第1のコレクタゾーンに隣接位置した第2のコレクタ
ゾーンがエミッタの電位に近い電位?とるとの認識であ
る。また、この特許は、もし所与のコレクタが負にバイ
アスされるとすれば、チャージキャリヤと吸引すること
により別のコレクタへの電流が低減されることを認識し
ている。
米国特許用4,153,909号は、内側および外側コ
レクタを有するマルチコレクタPNPトランジスタを第
6図において開示している。このトランジスタを用いた
回路ケ第8図に示す。第8図に卦いて、PNP トラン
ジスタの内側コレクタがゲーティングトランジスタに接
続されている。ゲーティングトランジスタがバイアスさ
れて導通すると、内側コレクタにより電流が集められ、
外側コレクタは何ら信号電流を有していない。ゲーティ
ングトランジスタがバイアスされて非導通になると、内
聞コレクタの電位が浮動するようにされる。
レクタを有するマルチコレクタPNPトランジスタを第
6図において開示している。このトランジスタを用いた
回路ケ第8図に示す。第8図に卦いて、PNP トラン
ジスタの内側コレクタがゲーティングトランジスタに接
続されている。ゲーティングトランジスタがバイアスさ
れて導通すると、内側コレクタにより電流が集められ、
外側コレクタは何ら信号電流を有していない。ゲーティ
ングトランジスタがバイアスされて非導通になると、内
聞コレクタの電位が浮動するようにされる。
このため、内側コレクタのコレクタからベースへの接続
部が飽和され、外側コレクタにより集められる信号電流
キャリヤを再放出する。
部が飽和され、外側コレクタにより集められる信号電流
キャリヤを再放出する。
本発明は、就中、本発明の電気回路に用いられる同心コ
レクタPNP トランジスタがエミッタと内側コレクタ
とを完全に囲む外側コレクタを有するという点において
米国特許用4,328,509号と相違する。本発明框
、就中、本発明の同心コレクタPNP トランジスタが
、作動状態を横比できるよう電気回路と接続され、回路
の第1と第2の導線の電圧差が極く僅かであるという点
において米国特許用4,153,909号と相違する。
レクタPNP トランジスタがエミッタと内側コレクタ
とを完全に囲む外側コレクタを有するという点において
米国特許用4,328,509号と相違する。本発明框
、就中、本発明の同心コレクタPNP トランジスタが
、作動状態を横比できるよう電気回路と接続され、回路
の第1と第2の導線の電圧差が極く僅かであるという点
において米国特許用4,153,909号と相違する。
本発明による電気回路げ特許請求の範囲第1項の特徴を
記載する部分に記載の′痔徴?有する。
記載する部分に記載の′痔徴?有する。
(発明が解決しようとする問題点)
本発明の目的の1つり、pNpトランジスタの内側コレ
クタに接続されている電気回路の第1の導線が、PNP
トランジスタのエミッタに接続されている電気回路の第
2の導線の電圧より僅かに低い電圧?有するとき、即ち
、PNP トランジスタが飽和するとき、それはコレク
タがエミッタ電位から500771Vより小さいときに
発生する状態で、信号を池の回路を起動させるのに十分
高い大きさでPNPトランジスタの外側コレクタにおい
て発生するよう同心コレクタPNP トランジスタが電
気回路に接続される砿気回路?提供することである。逆
は、内側コレクタにおける電圧はエミッタに現われる電
圧より著しく小さい(即ち、PNPトランジスタが飽和
していない)と外側コレクタに何ら信号が現われない。
クタに接続されている電気回路の第1の導線が、PNP
トランジスタのエミッタに接続されている電気回路の第
2の導線の電圧より僅かに低い電圧?有するとき、即ち
、PNP トランジスタが飽和するとき、それはコレク
タがエミッタ電位から500771Vより小さいときに
発生する状態で、信号を池の回路を起動させるのに十分
高い大きさでPNPトランジスタの外側コレクタにおい
て発生するよう同心コレクタPNP トランジスタが電
気回路に接続される砿気回路?提供することである。逆
は、内側コレクタにおける電圧はエミッタに現われる電
圧より著しく小さい(即ち、PNPトランジスタが飽和
していない)と外側コレクタに何ら信号が現われない。
本発明の別の目的は、同心コレクタPNP トランジス
タを利用して充電されたコンデンサ?電圧源と直列に接
続し、かつ内側コレクタの電圧がエミッタの電圧より極
〈僅かに低いと外側コレクタにおいて出力信号と発生さ
せる発振器・倍電圧器回路?提供することである。詳し
くは、発振器・倍電圧器回路は、半導体スイッチがバイ
アスされて導通になると充電されうるコンデンサと含む
。
タを利用して充電されたコンデンサ?電圧源と直列に接
続し、かつ内側コレクタの電圧がエミッタの電圧より極
〈僅かに低いと外側コレクタにおいて出力信号と発生さ
せる発振器・倍電圧器回路?提供することである。詳し
くは、発振器・倍電圧器回路は、半導体スイッチがバイ
アスされて導通になると充電されうるコンデンサと含む
。
同心コレクタPNPトランジスタのエミッタは直接電圧
源の正の端子に受洸され、内側コレクタがコンデンサの
一方の側に接続されている。同心コレクタPNP トラ
ンジスタがバイアスされて導通すると、PNPトランジ
スタのエミッタ・内側コレクタ回路が利用されて電圧源
とコンデンサの電圧と直列接続され、それにより電圧倍
加機能?提供する。内側コレクタの電圧がエミッタの電
圧に近づくと、コンデンサの充電と放電とを制御する比
較器に対して限界電圧?設定するために利用されるPN
P トランジスタの外側コレクタにおいて信号が発生す
る。発振器・倍電圧器回路?用いて、金属酸化物半導体
電界効果トランジスタに対してゲートバイアス電圧?提
供しうるが、その用途はそれに限定されない。
源の正の端子に受洸され、内側コレクタがコンデンサの
一方の側に接続されている。同心コレクタPNP トラ
ンジスタがバイアスされて導通すると、PNPトランジ
スタのエミッタ・内側コレクタ回路が利用されて電圧源
とコンデンサの電圧と直列接続され、それにより電圧倍
加機能?提供する。内側コレクタの電圧がエミッタの電
圧に近づくと、コンデンサの充電と放電とを制御する比
較器に対して限界電圧?設定するために利用されるPN
P トランジスタの外側コレクタにおいて信号が発生す
る。発振器・倍電圧器回路?用いて、金属酸化物半導体
電界効果トランジスタに対してゲートバイアス電圧?提
供しうるが、その用途はそれに限定されない。
本発明の別の目的は、同心コレクタpNPトランジスタ
を用いて、電圧調整器への入力電圧が、電圧調整器の出
力電圧に近いI[まで減少すると信号を供給する直列通
過型電圧調整器?提供することである。詳しくは、同心
コレクタPNP トランジスタのエミッタは、入力電圧
が供給されてくる導線に接続されている。PNPトラン
ジスタの内側コレクタは電圧調整器の出力導線に接続さ
れている。入力端子が出力導線の出力電圧よ)極く僅か
に高い値まで低下すると、PNP トランジスタの外側
コレクタに信号が発生する。この信号を用いてリセット
信号を、マイクロプロセッサ?基礎とする計算機に供給
し、該計算機に直列通過型電圧調整器の外側導線から入
力電圧?受取る。
を用いて、電圧調整器への入力電圧が、電圧調整器の出
力電圧に近いI[まで減少すると信号を供給する直列通
過型電圧調整器?提供することである。詳しくは、同心
コレクタPNP トランジスタのエミッタは、入力電圧
が供給されてくる導線に接続されている。PNPトラン
ジスタの内側コレクタは電圧調整器の出力導線に接続さ
れている。入力端子が出力導線の出力電圧よ)極く僅か
に高い値まで低下すると、PNP トランジスタの外側
コレクタに信号が発生する。この信号を用いてリセット
信号を、マイクロプロセッサ?基礎とする計算機に供給
し、該計算機に直列通過型電圧調整器の外側導線から入
力電圧?受取る。
本発明を例を介して添付図面?参照して以下説明する。
(実 施 別)
図面と参照すれば、第1図と第2図とは、後述する回路
に用いられる本発明の同心コレクタPNPトランジスタ
?示す。このPNPトランジスタは全体的に参照番号1
0で示し、P形半導体シリコン材から形成された基板1
2を有する。基板12は1図示していない集積回路の池
の部分からPNPトランジスタ10と絶縁するP形材か
ら形成され次方形の絶縁領域12Aを有する。PNP
トランジスタは、N形エピタキシャル材から形成された
領域14?有する。前記領域14には、P形材から形成
された方形の領域C1が拡散されている。
に用いられる本発明の同心コレクタPNPトランジスタ
?示す。このPNPトランジスタは全体的に参照番号1
0で示し、P形半導体シリコン材から形成された基板1
2を有する。基板12は1図示していない集積回路の池
の部分からPNPトランジスタ10と絶縁するP形材か
ら形成され次方形の絶縁領域12Aを有する。PNP
トランジスタは、N形エピタキシャル材から形成された
領域14?有する。前記領域14には、P形材から形成
された方形の領域C1が拡散されている。
方形Ia域C+ B P N P トランジスタ10
の外側コレクタを形成する。金属材料で形成されている
接触パッド16(第1図〕は外側コレクタC1に電気的
く接続されている。PNP トランジスタ10は内側コ
レクタを規定する方形領域Ct k形成する別の拡散部
分全有する。この内側コレクタ即ち方形領域c2 hp
P形材ら形成されている。内側コレクタC2は第1図に
示す接触パッド18に接続されている。PNPトランジ
スタ10のベースはBで指示している。このベース、即
ちベース領域はN十形材と拡散することにより形成され
る。
の外側コレクタを形成する。金属材料で形成されている
接触パッド16(第1図〕は外側コレクタC1に電気的
く接続されている。PNP トランジスタ10は内側コ
レクタを規定する方形領域Ct k形成する別の拡散部
分全有する。この内側コレクタ即ち方形領域c2 hp
P形材ら形成されている。内側コレクタC2は第1図に
示す接触パッド18に接続されている。PNPトランジ
スタ10のベースはBで指示している。このベース、即
ちベース領域はN十形材と拡散することにより形成され
る。
ベースBは接触パッド20に接続されている。
PNP トランジスタのエミッタがEで指示されている
。エミッタflP+形材の拡散により形成される。エミ
ッタ即ちエミッタ領域Eが凄触バッド22に接続されて
いる。第1図を検討すれば、外側のコレクタC1と内側
のコレクタC2とを”13 形であり、同心状であるこ
とが判る。ま比、内側コレクタC2はエミッタ領域Et
−完全に囲み、外側コレクタC,ハ内側コレクタC2と
エミッタ領域Eとを完全に囲んでいることも判る。した
がって、PNPトランジスタ10は横方向の同心コレク
タPNPトランジスタと特徴づけることができる。
。エミッタflP+形材の拡散により形成される。エミ
ッタ即ちエミッタ領域Eが凄触バッド22に接続されて
いる。第1図を検討すれば、外側のコレクタC1と内側
のコレクタC2とを”13 形であり、同心状であるこ
とが判る。ま比、内側コレクタC2はエミッタ領域Et
−完全に囲み、外側コレクタC,ハ内側コレクタC2と
エミッタ領域Eとを完全に囲んでいることも判る。した
がって、PNPトランジスタ10は横方向の同心コレク
タPNPトランジスタと特徴づけることができる。
PNPトランジスタ10の電圧−電流特性金第3図に示
す。第3図において、単位がμAのコレクタ電流I ’
cが単位がVの内側コレクタC2のコレクターエミッタ
賦圧Vce K対してプロットされている。C1と表
示した曲線はPNP トランジスタ10の外側コレクタ
C1に対するIo:対Vce(内側コレクタのボルト)
のプロットに関係し、C2と表示し比曲線flPNP
トランジスタ10の内側コレクタC2K対するIσ対V
ce(内側コレクタのボルト)のプロットに関係する。
す。第3図において、単位がμAのコレクタ電流I ’
cが単位がVの内側コレクタC2のコレクターエミッタ
賦圧Vce K対してプロットされている。C1と表
示した曲線はPNP トランジスタ10の外側コレクタ
C1に対するIo:対Vce(内側コレクタのボルト)
のプロットに関係し、C2と表示し比曲線flPNP
トランジスタ10の内側コレクタC2K対するIσ対V
ce(内側コレクタのボルト)のプロットに関係する。
第3図から、vce が0.5ボルト以下に低下する
と、内側コレクタC2のコレクタ電流が驚異的に低下し
、外側コレクタC1のコレクタ電流が鋭く増加すること
が判る。外側コレクタC1の最大コレクタtfiは約0
,2ボルトのVceにおいて発生する。外側と内聞のコ
レクタC1と02 とのコレクタ電流におけるこれらの
変動は、従来のPNP トランジスタにおいて発生する
ように内側コレクタC2のコレクタ電流が接地される代
りに外側コレクタC2により再び集められる、寄生性作
動により発生する。
と、内側コレクタC2のコレクタ電流が驚異的に低下し
、外側コレクタC1のコレクタ電流が鋭く増加すること
が判る。外側コレクタC1の最大コレクタtfiは約0
,2ボルトのVceにおいて発生する。外側と内聞のコ
レクタC1と02 とのコレクタ電流におけるこれらの
変動は、従来のPNP トランジスタにおいて発生する
ように内側コレクタC2のコレクタ電流が接地される代
りに外側コレクタC2により再び集められる、寄生性作
動により発生する。
従来のPNP トランジスタと比較して、外側コレクタ
c、h、内側コレクタC2が従来のPNPトランジスタ
のコレクタである場合は、従来のPNPトランジスタに
より接地されるコレクタ電流企再び集めるよう作用する
余分のrPJリングと見做すことができる。
c、h、内側コレクタC2が従来のPNPトランジスタ
のコレクタである場合は、従来のPNPトランジスタに
より接地されるコレクタ電流企再び集めるよう作用する
余分のrPJリングと見做すことができる。
第6図の外側コレクタ曲線01は、内側コレクタ電流の
概ね比例的な再q9L集?示し、この特性は他の回路?
起動、即ちオンさせるため【利用しうる。
概ね比例的な再q9L集?示し、この特性は他の回路?
起動、即ちオンさせるため【利用しうる。
この・特性はPNPトランジスタ10の飽和状態を示す
ものとして利用できる。この・特性の新規な使い方を第
4図と第7図とに示す回路と関連して説明する。
ものとして利用できる。この・特性の新規な使い方を第
4図と第7図とに示す回路と関連して説明する。
これまで説明してきた同心コレクタPNP トランジス
タ10の新規な使い方の1つ金第4図に示す。第4図に
おいて、PNP トランジスタ10は。
タ10の新規な使い方の1つ金第4図に示す。第4図に
おいて、PNP トランジスタ10は。
発生機用電圧調整器の一部?形成するMOSFET〔金
属酸化物半導体の電界効果トランジスタ〕を駆動するた
めに用いられる発振器・倍電圧器の一要素?形成する。
属酸化物半導体の電界効果トランジスタ〕を駆動するた
めに用いられる発振器・倍電圧器の一要素?形成する。
PNP)ランラスタ11第4図において概略的に示し、
そこでは内側コレクタハ02 として示され、外側コ
レクタは01 として示されている。第4図において
、PNP トランジスタ10のエミッタはE1ペースf
lBとして示す。
そこでは内側コレクタハ02 として示され、外側コ
レクタは01 として示されている。第4図において
、PNP トランジスタ10のエミッタはE1ペースf
lBとして示す。
第4図の回路は、12ボルトのシステムと想定される、
自動車用の電気回路用の電圧調整回路を示す。第4図に
おいて、参照番号24は、自動車のエンジンにより駆動
されるロータを有する直接電圧発生機?示す。直接電圧
発生機は、正の出力鴇子24Aと、接地された負の出力
端子24Bとへ送電するものとして示されている。前記
の直接電圧発生機24は6相の交流発生機であって、3
相のステータ巻線(図示せず)を有し1.該巻線は、正
と負の出力端子24Aと24Bとに接続された直接電圧
出力端子と有する3相の全波ブリッジ整流器(図示せず
)に接続されている。交流発生機は界磁巻線全盲する。
自動車用の電気回路用の電圧調整回路を示す。第4図に
おいて、参照番号24は、自動車のエンジンにより駆動
されるロータを有する直接電圧発生機?示す。直接電圧
発生機は、正の出力鴇子24Aと、接地された負の出力
端子24Bとへ送電するものとして示されている。前記
の直接電圧発生機24は6相の交流発生機であって、3
相のステータ巻線(図示せず)を有し1.該巻線は、正
と負の出力端子24Aと24Bとに接続された直接電圧
出力端子と有する3相の全波ブリッジ整流器(図示せず
)に接続されている。交流発生機は界磁巻線全盲する。
正の出力端子24Aは導線28に接続されている。蓄電
池60が導線28と接地との間で接続されている。他の
自動車の負荷が導線28と接地との間で周知の様にして
接続されている。
池60が導線28と接地との間で接続されている。他の
自動車の負荷が導線28と接地との間で周知の様にして
接続されている。
界磁巻重26の界磁電流は、参照番号52で示すMO3
FET のNチ゛ヤンネルエンハンスメントモードタ
イプのものによ逆制御される。MOSFE762は、導
線28に接続されたドレインDと、界磁巻線26の一方
の側に接続されたソースSとを有する。界磁巻線の反対
側は接地されている。
FET のNチ゛ヤンネルエンハンスメントモードタ
イプのものによ逆制御される。MOSFE762は、導
線28に接続されたドレインDと、界磁巻線26の一方
の側に接続されたソースSとを有する。界磁巻線の反対
側は接地されている。
MO8FET32のゲートGは抵抗34と導線66とを
介して接続部即ちノード66に接続されている。
介して接続部即ちノード66に接続されている。
M OS F E T 32は、導線28と接地との間
に現われる直接電圧の大きさによって、ドレインDとソ
ースSとの間で、バイアスされ導A沫になったり非導遺
榊になる。このことを達成するためは、電圧検出回路が
導線28と接地との間に接続され、蓄電池60の電圧を
検出する。この電圧検出回路は接続部42を有する電圧
分割用抵抗38.40とを含む。接続部42における電
圧は、蓄電池60の電圧を分割して表示し念ものであっ
て、電圧分割器44により与えられた基準電圧と比較さ
れる。電圧分割器44は、後述する回路により付与され
た一定の電圧を有する端子即ち接続部65から付勢され
る。前記接続部42は導線48によりミ圧比較器46に
接続されている。電圧分割器44の接続部45は導線4
9により電圧比較器46に接続される。接続部42にお
ける電圧と比較される、概ね一定の基準即ち設定1直電
圧が導線49に付与される。
に現われる直接電圧の大きさによって、ドレインDとソ
ースSとの間で、バイアスされ導A沫になったり非導遺
榊になる。このことを達成するためは、電圧検出回路が
導線28と接地との間に接続され、蓄電池60の電圧を
検出する。この電圧検出回路は接続部42を有する電圧
分割用抵抗38.40とを含む。接続部42における電
圧は、蓄電池60の電圧を分割して表示し念ものであっ
て、電圧分割器44により与えられた基準電圧と比較さ
れる。電圧分割器44は、後述する回路により付与され
た一定の電圧を有する端子即ち接続部65から付勢され
る。前記接続部42は導線48によりミ圧比較器46に
接続されている。電圧分割器44の接続部45は導線4
9により電圧比較器46に接続される。接続部42にお
ける電圧と比較される、概ね一定の基準即ち設定1直電
圧が導線49に付与される。
電圧比較器46の出力は導線52を介してNPNトラン
ジスタ50のベースに付与される。NPNトランジスタ
50のエミッタ50は接地され、そのコレクタは接続部
66に接続されている。電圧比較器46の出力が高い場
合は、NPNトランジスタ50はバイアスされて導通し
接続部66?接地させる。それdMOSFET32のゲ
ートGに付与された電圧全低下させ、それによりMO8
FET62をバイアスさせて弁溝1tにする。電圧比較
器46の出力電圧が低い場合はNPNトランジスタ50
はバイアスされ非導通になる。このため。
ジスタ50のベースに付与される。NPNトランジスタ
50のエミッタ50は接地され、そのコレクタは接続部
66に接続されている。電圧比較器46の出力が高い場
合は、NPNトランジスタ50はバイアスされて導通し
接続部66?接地させる。それdMOSFET32のゲ
ートGに付与された電圧全低下させ、それによりMO8
FET62をバイアスさせて弁溝1tにする。電圧比較
器46の出力電圧が低い場合はNPNトランジスタ50
はバイアスされ非導通になる。このため。
本発明による発振器・倍電圧器により発生する接続部6
3での電圧がMO3FET32にバイアスさせ導通にさ
せることができる。12ボルトのシステムと想定すると
、これまで説明してきた電圧調整器は導線28と接地と
の間で列えば16.5ボルトのような希望する調歪され
た電圧?保持するよう作動する。このようは、導線28
の電圧が16.5ボルト以上になると、MO8FET3
2Uバイアスされ非導通になジ、界磁巻線26への界磁
電流を遮断し、直接電圧発生機24の出力電圧が、導線
28の電圧が16,5ボルト以下であるあ6<直まで低
下すると、MO8FET32Uバイアスされ導通し界a
t流を界磁巻線26に供給する。したがって、MO8F
ET32がオンやオフに切換わシ、直接電圧発生機24
により発生された電圧が希望する調整されたf直に保持
されるようにする。
3での電圧がMO3FET32にバイアスさせ導通にさ
せることができる。12ボルトのシステムと想定すると
、これまで説明してきた電圧調整器は導線28と接地と
の間で列えば16.5ボルトのような希望する調歪され
た電圧?保持するよう作動する。このようは、導線28
の電圧が16.5ボルト以上になると、MO8FET3
2Uバイアスされ非導通になジ、界磁巻線26への界磁
電流を遮断し、直接電圧発生機24の出力電圧が、導線
28の電圧が16,5ボルト以下であるあ6<直まで低
下すると、MO8FET32Uバイアスされ導通し界a
t流を界磁巻線26に供給する。したがって、MO8F
ET32がオンやオフに切換わシ、直接電圧発生機24
により発生された電圧が希望する調整されたf直に保持
されるようにする。
導線28は導線54に接続されている。導線54は端子
即ち接続部56に接続されている。接続部56は定格2
00オームの抵抗60i介して接続部58に接続されて
いる。接続部56.58および抵抗60けエミッタE?
導線28に接続する手段を形成する。
即ち接続部56に接続されている。接続部56は定格2
00オームの抵抗60i介して接続部58に接続されて
いる。接続部56.58および抵抗60けエミッタE?
導線28に接続する手段を形成する。
導線54は定格50オームの抵抗55の一方の創に接続
されている。抵抗55の反匈側は端子57に接続されて
いる。コンデンサ5?が端子57と接地との間に接続さ
れている。端子57は接続部61に接続されている。接
続部61は従来の電圧調整回路66に給電する。電圧調
整回路66の出口は接続部65に付与される。12ボル
トのシステムを想定すると、回路63は接続部65にお
いて8ボルトの一定の電圧と供給する。
されている。抵抗55の反匈側は端子57に接続されて
いる。コンデンサ5?が端子57と接地との間に接続さ
れている。端子57は接続部61に接続されている。接
続部61は従来の電圧調整回路66に給電する。電圧調
整回路66の出口は接続部65に付与される。12ボル
トのシステムを想定すると、回路63は接続部65にお
いて8ボルトの一定の電圧と供給する。
この接続部65は1図示していない導線知より。
参照番号65で示す池の接続部に接続されている。
接a Fa 58 i P N P トランジスタ10
のエミッタと導線62とに接続されている。導線62は
10にオームの抵抗64の一力の側(C接続されている
。抵抗64の反対の側は接続部66に接続されている。
のエミッタと導線62とに接続されている。導線62は
10にオームの抵抗64の一力の側(C接続されている
。抵抗64の反対の側は接続部66に接続されている。
41にオームの抵抗68が接続部66とNPNトランジ
スタQ2 のコレクタとの間に接続されている。トラ
ンジスタQ、のエミッタは接地され、そのベースは接続
部70と導線72とに接続されている。PNP トラン
ジスタ10のベースは接続部66に接続されている。接
続部66、抵抗68.およびNPNトランジスタQ2
とがベースBを蓄電池60に接続する手段と形成する
。
スタQ2 のコレクタとの間に接続されている。トラ
ンジスタQ、のエミッタは接地され、そのベースは接続
部70と導線72とに接続されている。PNP トラン
ジスタ10のベースは接続部66に接続されている。接
続部66、抵抗68.およびNPNトランジスタQ2
とがベースBを蓄電池60に接続する手段と形成する
。
導線62と接地との間には、ダイオード74、端子即ち
接続部CAPH1114にオームの抵抗76、接続部7
8および57にオームの抵抗80とを直列接続で含む回
路が接続されている。0.1μFのコンデンサが廣続部
CAPHと端子C”APLとの間に接続されている。端
子CAPHは抵抗85により接続部33に接続されてい
る。接続部CAPLは導線84によりPNPトランジス
タ10の内側コレクタC2に接続されている。導線84
は導線86に接続され、導線86のカセ接続部90に接
続されている。150オームの抵抗92が接続部90と
NPNトランジスタQ、 のコレクタとの間に接続さ
れている。NPNI−ランジスタQ、■エミッタは接地
されている。NPNトランジスタQ、のベースは接続部
“94に接続されている。接続部941iNPNトラン
ジスタQ、のコレクタと接続部65とに接続されている
。接続部65は電圧調整回路66に接続された接続部6
5に対応スル。NPNIランジスタQ、のエミッタは接
地され、そのベースは接続部70に接続されている。
接続部CAPH1114にオームの抵抗76、接続部7
8および57にオームの抵抗80とを直列接続で含む回
路が接続されている。0.1μFのコンデンサが廣続部
CAPHと端子C”APLとの間に接続されている。端
子CAPHは抵抗85により接続部33に接続されてい
る。接続部CAPLは導線84によりPNPトランジス
タ10の内側コレクタC2に接続されている。導線84
は導線86に接続され、導線86のカセ接続部90に接
続されている。150オームの抵抗92が接続部90と
NPNトランジスタQ、 のコレクタとの間に接続さ
れている。NPNI−ランジスタQ、■エミッタは接地
されている。NPNトランジスタQ、のベースは接続部
“94に接続されている。接続部941iNPNトラン
ジスタQ、のコレクタと接続部65とに接続されている
。接続部65は電圧調整回路66に接続された接続部6
5に対応スル。NPNIランジスタQ、のエミッタは接
地され、そのベースは接続部70に接続されている。
第4図の回路はセット端子STと、リセット端子Rと、
出力端子Qとを有するフリップ70ツブ96を有する。
出力端子Qとを有するフリップ70ツブ96を有する。
フリップフロップ96のリセット端子Rは導線95によ
りPNP トランジスタ10の外側コレクタC1に接続
されている。クリンプフロップ960セツト端子ST’
rlPNP ) ラ:yジスタQ、のコレクタに接続さ
れている。PNPトランジスタQ6 のベースは接続
部90に接続されている。約1.75から2.6ボルト
の電圧がPNPトランジスタQ6 のエミッタに付与
される。この電圧u、PNPトランジスタQ、 のエ
ミッタに接続された出力と導線100t−介して導線5
4に接続された入力とを有する電圧基準回路98により
つくられる。
りPNP トランジスタ10の外側コレクタC1に接続
されている。クリンプフロップ960セツト端子ST’
rlPNP ) ラ:yジスタQ、のコレクタに接続さ
れている。PNPトランジスタQ6 のベースは接続
部90に接続されている。約1.75から2.6ボルト
の電圧がPNPトランジスタQ6 のエミッタに付与
される。この電圧u、PNPトランジスタQ、 のエ
ミッタに接続された出力と導線100t−介して導線5
4に接続された入力とを有する電圧基準回路98により
つくられる。
第4図の回路は電圧比較器104を有し、その出力は導
線72に接続されている。電圧比較器104の正の入力
端子は導線106,107および接続部即ち導線バッド
1,09によジ接続部78に接続されている。電圧比較
器104の負の端子は接続部108に接続されている。
線72に接続されている。電圧比較器104の正の入力
端子は導線106,107および接続部即ち導線バッド
1,09によジ接続部78に接続されている。電圧比較
器104の負の端子は接続部108に接続されている。
抵抗電圧分割器が接続部61と接地との間は、18.7
にオームの抵抗110、接続部108.8にオームの抵
抗112)接続部114.2.88にオームの抵抗11
6および10にオームの抵抗118を直列接続で含む抵
抗電圧分割器が接続されている。
にオームの抵抗110、接続部108.8にオームの抵
抗112)接続部114.2.88にオームの抵抗11
6および10にオームの抵抗118を直列接続で含む抵
抗電圧分割器が接続されている。
接続部114flNPN トランジスタQ、のコレクタ
に接続されている。NPNトランジスタQ、のエミッタ
は接地され、そのベースはフリ・ノブフロップ96の出
力端子Qに接続されている。導線95、フリップフロッ
プ96およびNPNトランジスタ々、は外側コレクタC
1に接続され信号?与える手段上形成する。
に接続されている。NPNトランジスタQ、のエミッタ
は接地され、そのベースはフリ・ノブフロップ96の出
力端子Qに接続されている。導線95、フリップフロッ
プ96およびNPNトランジスタ々、は外側コレクタC
1に接続され信号?与える手段上形成する。
本発明による発振器・倍電圧器の作動を以下に説明する
。この発振器・倍電圧器は、例えば電圧比較器46やN
PNトランジスタ50のような発生機用電圧調整器?提
供する回路要素を含んでいないし、必要ともしない。こ
の発振器・倍電圧器は、前述の接続部あるいは端子56
、CAPL、CAPH157および109?有する集積
回路としてつくられる。発振器・倍電圧器はM OS
F E T62?バイアスして導通させるに十分な高い
電圧?接続部CAPHに与える。この点に関しては、接
続部CAPHは抵抗85、接続部66、導線孫)t 36および≠≠≠呻34を介してMO8FET32のゲ
ートGに接続されている。後述するように。
。この発振器・倍電圧器は、例えば電圧比較器46やN
PNトランジスタ50のような発生機用電圧調整器?提
供する回路要素を含んでいないし、必要ともしない。こ
の発振器・倍電圧器は、前述の接続部あるいは端子56
、CAPL、CAPH157および109?有する集積
回路としてつくられる。発振器・倍電圧器はM OS
F E T62?バイアスして導通させるに十分な高い
電圧?接続部CAPHに与える。この点に関しては、接
続部CAPHは抵抗85、接続部66、導線孫)t 36および≠≠≠呻34を介してMO8FET32のゲ
ートGに接続されている。後述するように。
発振器・倍電圧器は、導線28の電圧の概ね2倍の電圧
と接続部CAPHにおいて発生させる。この電圧の大き
さく2倍の供給源直圧)は。
と接続部CAPHにおいて発生させる。この電圧の大き
さく2倍の供給源直圧)は。
MO3FET32にバイアスして導通にして、バイアス
されて導通にした状態を保持するのに十分なゲート賦圧
が存在することを確実にするために必要とされる。この
ようは、MO8FET32がいわゆる高い側の1駆動構
成(ソースと接地との間に負荷が接続される〕で接続さ
れるので、ゲートGに供給される電圧は、MO8FET
32をバイアスし。
されて導通にした状態を保持するのに十分なゲート賦圧
が存在することを確実にするために必要とされる。この
ようは、MO8FET32がいわゆる高い側の1駆動構
成(ソースと接地との間に負荷が接続される〕で接続さ
れるので、ゲートGに供給される電圧は、MO8FET
32をバイアスし。
導通にバイアスされた状態に保持するためにドレインD
に供給される電圧より大きい必要があり。
に供給される電圧より大きい必要があり。
本発明の発賑器・倍電圧器はこの機能を果す。
本発明による発蛋器・倍電圧器の作動を5第5A図、i
5B図および第6図に示す電圧波形図を援用して以下詳
細に説明する。第5A図は接続部CAPHにおける電圧
を示し、第5B図は時間の関数として接続部CAPLに
おける電圧を示す。
5B図および第6図に示す電圧波形図を援用して以下詳
細に説明する。第5A図は接続部CAPHにおける電圧
を示し、第5B図は時間の関数として接続部CAPLに
おける電圧を示す。
第6図に示す電圧波形はフリップ70ツブ96と、電圧
比較器104の出力とに関する。時刻TOのとき、NP
NトランジスタQ4 はバイアスされて導通になる。
比較器104の出力とに関する。時刻TOのとき、NP
NトランジスタQ4 はバイアスされて導通になる。
コンデンサ82は、導線28から接続部58へ、ダイオ
ード74を介して接続部CAPHへ、コンデンサ82と
導線84.86を介して接続部9Qへ、次いで抵抗92
と導通のNPNトランジスタQ4 とを介して追跡し
うる回路を通して導線28における電圧により充電され
る。前述のようは、第5A図の波形は接続部CAPHで
の電圧を示し、第5B図は接続部CAPLでの電圧を示
す。第5A図と第5B図との表示により示す電圧VDは
接続部58での電圧を示す。第5B図に示す紙圧レベル
VD−VSATはM碗部58での電圧から、PNPトラ
ンジスタ10のエミッタEと内側コレクタCt との
間の飽和電圧低下を引いたものを表わす。コンデンサ8
2が時刻T。とT、との間で充電するにつれて、接続部
CAPHでの電圧は線、即ち曲線120に沿って直接電
圧レベルVLT に向かって増加する。
ード74を介して接続部CAPHへ、コンデンサ82と
導線84.86を介して接続部9Qへ、次いで抵抗92
と導通のNPNトランジスタQ4 とを介して追跡し
うる回路を通して導線28における電圧により充電され
る。前述のようは、第5A図の波形は接続部CAPHで
の電圧を示し、第5B図は接続部CAPLでの電圧を示
す。第5A図と第5B図との表示により示す電圧VDは
接続部58での電圧を示す。第5B図に示す紙圧レベル
VD−VSATはM碗部58での電圧から、PNPトラ
ンジスタ10のエミッタEと内側コレクタCt との
間の飽和電圧低下を引いたものを表わす。コンデンサ8
2が時刻T。とT、との間で充電するにつれて、接続部
CAPHでの電圧は線、即ち曲線120に沿って直接電
圧レベルVLT に向かって増加する。
同時は、接続部CAPLでの電圧は線即ち曲線12(1
)Aに沿って減少する(第2B図)。このとき、電圧比
較器104の出力は低く、その結果N P N トラン
ジスタQ2とQ、とけバイアスされて導通になる。NP
NトランジスタQ、 がバイアスされて非導通 とな
るので、PNPトランジスタ10がバイアスされて非導
通になり、NPNトランジスタQ、がバイアスされて非
導通になるので。
)Aに沿って減少する(第2B図)。このとき、電圧比
較器104の出力は低く、その結果N P N トラン
ジスタQ2とQ、とけバイアスされて導通になる。NP
NトランジスタQ、 がバイアスされて非導通 とな
るので、PNPトランジスタ10がバイアスされて非導
通になり、NPNトランジスタQ、がバイアスされて非
導通になるので。
NPNトランジスタQ、 fdバイアスされて導通に
なる。接続部CAPLおよび35、し九がって接、続!
1190での電圧が所定!1i(PNpトランジスタQ
、のエミッタ電圧より約lVbe 下)まで低下する
と、PNPトランジスタQ、はバイアスされて導通にな
る。PNPトランジスタQ6 がバイアスされて導通
になると、フリップフロップ960セツトパルス120
B(第6図)が発生し、去れによりパルス120C’z
フリツプフロンプ9乙の出力端子Qに発生させる。パル
ス120Cが発生すると、該パルスはNPNトランジス
タQ、を導通にバイアスする。NPNトランジスタQ、
がバイアスされて導通になると、接続部114を接地さ
せ、したがって接続部108における電圧は直列接続の
抵抗110と112とからなる磁圧分割器により決定さ
れる。電圧比較6104は接続部108での電圧を、接
続部CAPHでの紙圧を分割した電圧を表示する、接続
部78での電圧と比較する。回路は、接続部CAPHの
電圧がレベルVLT に達すると(第5A図)、電圧比
較器104の出力は低レベルから高レベルに切換る。パ
ルス120Cは常は、線即ち曲@120で示す電圧(第
5A図)がレベルVLT に達する前に発生する。
なる。接続部CAPLおよび35、し九がって接、続!
1190での電圧が所定!1i(PNpトランジスタQ
、のエミッタ電圧より約lVbe 下)まで低下する
と、PNPトランジスタQ、はバイアスされて導通にな
る。PNPトランジスタQ6 がバイアスされて導通
になると、フリップフロップ960セツトパルス120
B(第6図)が発生し、去れによりパルス120C’z
フリツプフロンプ9乙の出力端子Qに発生させる。パル
ス120Cが発生すると、該パルスはNPNトランジス
タQ、を導通にバイアスする。NPNトランジスタQ、
がバイアスされて導通になると、接続部114を接地さ
せ、したがって接続部108における電圧は直列接続の
抵抗110と112とからなる磁圧分割器により決定さ
れる。電圧比較6104は接続部108での電圧を、接
続部CAPHでの紙圧を分割した電圧を表示する、接続
部78での電圧と比較する。回路は、接続部CAPHの
電圧がレベルVLT に達すると(第5A図)、電圧比
較器104の出力は低レベルから高レベルに切換る。パ
ルス120Cは常は、線即ち曲@120で示す電圧(第
5A図)がレベルVLT に達する前に発生する。
%120 (第5 A図) カEtt刻TI (DB
:きにVLTのレベルに達すると、電圧比較器104の
出力は高くなりNPN トランジスタQ2とQ、とをバ
イアスして導通にする。N P N トランジスタQ、
が導通ずることにより、N P N トランジスタQ、
がバイアスされて導通罠され、NPNトランジスタ
Q。
:きにVLTのレベルに達すると、電圧比較器104の
出力は高くなりNPN トランジスタQ2とQ、とをバ
イアスして導通にする。N P N トランジスタQ、
が導通ずることにより、N P N トランジスタQ、
がバイアスされて導通罠され、NPNトランジスタ
Q。
が導通ずることによりPNPトランジスタ1aがバイア
スされて導通になる。P N P トランジスタ10が
バイアスされて導通になり、Q4がバイアスされて非導
通になると、接続部CAPHKおける電圧は、線122
(第5A図〕に沿って急激K。
スされて導通になる。P N P トランジスタ10が
バイアスされて導通になり、Q4がバイアスされて非導
通になると、接続部CAPHKおける電圧は、線122
(第5A図〕に沿って急激K。
V L T + V n に等しいレベルまで増加す
る。(電圧VDは接続部58における電圧であり、また
エミッタEと内側コレクタC2との間のPNPトランジ
スタ10の飽和電圧低下は無視しである。)この急激な
変fヒの理由は接続部58における正の6王がコンデン
サ82にかかるに圧に直列に追加されたためである。こ
の点に関して、抵抗60にかかる電圧低下は鷺めて小さ
いものであるので、電圧VDは導1線28の電圧に近い
、コンデンサ82にかかる電圧に電圧VDを加えるのは
、この時点でPNPトランジスタ10がエミッタEと内
側コレクタC2との間で導電しているため発生する。こ
の電圧レベルVLT+VDはMO3FET62を導通状
態までバイアスし、それをこの状態に保つのに十分高い
ものである。電圧レベルvLT+VDは電圧VDの約2
倍であり、そのため回路は倍電圧器として作動する。
る。(電圧VDは接続部58における電圧であり、また
エミッタEと内側コレクタC2との間のPNPトランジ
スタ10の飽和電圧低下は無視しである。)この急激な
変fヒの理由は接続部58における正の6王がコンデン
サ82にかかるに圧に直列に追加されたためである。こ
の点に関して、抵抗60にかかる電圧低下は鷺めて小さ
いものであるので、電圧VDは導1線28の電圧に近い
、コンデンサ82にかかる電圧に電圧VDを加えるのは
、この時点でPNPトランジスタ10がエミッタEと内
側コレクタC2との間で導電しているため発生する。こ
の電圧レベルVLT+VDはMO3FET62を導通状
態までバイアスし、それをこの状態に保つのに十分高い
ものである。電圧レベルvLT+VDは電圧VDの約2
倍であり、そのため回路は倍電圧器として作動する。
NPNトランジスタQ、がバイアスされて非導通にされ
る時刻T、 において、線122で示す急激な電圧変
移が発生し、コンデンサ82は抵抗76と80とを介し
て放麗を開始する。線122で示す電圧変移の終シにお
いて、接α部CAPRにおける電圧はVLT+Vつであ
って、PNP l−ランジスタ10はバイアスされて導
通になる。この時点において、PNPトランジスタ10
の内側コレクタC2における電圧は可能な限りの最犬電
泣、即ち電圧VDの0.2ボルト内である飽和状態まで
上昇してしまっている。この電圧が、先に電位VLT
まで充電されてしまっているコンデンサ82の最も負
の側に加えられ、このように電荷採序の原理に基いて追
加される。これらの電圧の和(VLT+VD)が接続部
CAPHに現われ、これは電圧レベルVDT を十分
上廻っている。内側コレクタC2が丁度前述した電圧で
あると、外側コレクタCI が鑞侃を流し始め、その
結果電流がフリップフロップ96のリセット端子Rに導
線95を介して供給されフリップフロップをリセットさ
せる。このリセット機能を第6図に電圧変移として示す
。内側コレクタC2の電圧が前述の電圧まで上昇すると
外聞コレクタC1が電流を流す理由は前述の通シである
。即ち、内側コレクタC2は、エミッタのバイアス電圧
が高いためにエミッタにより注入された電流を集めるこ
とができなくなる。
る時刻T、 において、線122で示す急激な電圧変
移が発生し、コンデンサ82は抵抗76と80とを介し
て放麗を開始する。線122で示す電圧変移の終シにお
いて、接α部CAPRにおける電圧はVLT+Vつであ
って、PNP l−ランジスタ10はバイアスされて導
通になる。この時点において、PNPトランジスタ10
の内側コレクタC2における電圧は可能な限りの最犬電
泣、即ち電圧VDの0.2ボルト内である飽和状態まで
上昇してしまっている。この電圧が、先に電位VLT
まで充電されてしまっているコンデンサ82の最も負
の側に加えられ、このように電荷採序の原理に基いて追
加される。これらの電圧の和(VLT+VD)が接続部
CAPHに現われ、これは電圧レベルVDT を十分
上廻っている。内側コレクタC2が丁度前述した電圧で
あると、外側コレクタCI が鑞侃を流し始め、その
結果電流がフリップフロップ96のリセット端子Rに導
線95を介して供給されフリップフロップをリセットさ
せる。このリセット機能を第6図に電圧変移として示す
。内側コレクタC2の電圧が前述の電圧まで上昇すると
外聞コレクタC1が電流を流す理由は前述の通シである
。即ち、内側コレクタC2は、エミッタのバイアス電圧
が高いためにエミッタにより注入された電流を集めるこ
とができなくなる。
外側コレクタC1はこの飽和状態を検出し、リセット信
号を供給するために利用しうる余分のtEfiを集める
役割を引き受ける。この役割即ち(電圧の関数としての
)反転作用を第3図に示す。コンデンサ82が放電する
につれて、電圧V L T + V 1)(第5A図〕
は線124に沿って、第5A図に示す電圧レベルVUT
に向かって減少する。電圧レベルVUTは電圧V L
T +V Dより約10係小さい。
号を供給するために利用しうる余分のtEfiを集める
役割を引き受ける。この役割即ち(電圧の関数としての
)反転作用を第3図に示す。コンデンサ82が放電する
につれて、電圧V L T + V 1)(第5A図〕
は線124に沿って、第5A図に示す電圧レベルVUT
に向かって減少する。電圧レベルVUTは電圧V L
T +V Dより約10係小さい。
フリップフロップ96をリセットする電圧変移126が
発生すると、フリップ7コツプ96の出力端子Qは低く
なシ、したがってNPNトランジスタQ、はバイアスさ
れて非導通になる。NPNトランジスタQ、ががイアス
されて非導通になると、接続部108における電圧が、
NPNトランジスタQ、が導通であるときの接続部10
8における゛電圧と比較して増加する。このようは、N
PNトランジスタQ、がバイアスされて非導通になると
、接続部108における電圧は、直列接続の抵抗110
,112,116および118からなる電圧分割器によ
り決定される。NPNトランジスタQ、 2>鯰(イ
アスされて非導通になると、接続部108における電圧
は接続部78における電圧を上廻り、し九がって、電圧
比較器104の出力は高くなる。抵抗110,112.
116 および118は、NPN トランジスタQ、が
バイアスされて導通になるか又はバイアスされて導通て
なるかに依存する電圧分割比を有する、切換え可能の電
圧分割器を形成する。
発生すると、フリップ7コツプ96の出力端子Qは低く
なシ、したがってNPNトランジスタQ、はバイアスさ
れて非導通になる。NPNトランジスタQ、ががイアス
されて非導通になると、接続部108における電圧が、
NPNトランジスタQ、が導通であるときの接続部10
8における゛電圧と比較して増加する。このようは、N
PNトランジスタQ、がバイアスされて非導通になると
、接続部108における電圧は、直列接続の抵抗110
,112,116および118からなる電圧分割器によ
り決定される。NPNトランジスタQ、 2>鯰(イ
アスされて非導通になると、接続部108における電圧
は接続部78における電圧を上廻り、し九がって、電圧
比較器104の出力は高くなる。抵抗110,112.
116 および118は、NPN トランジスタQ、が
バイアスされて導通になるか又はバイアスされて導通て
なるかに依存する電圧分割比を有する、切換え可能の電
圧分割器を形成する。
前述の説明から、線122が示す電圧変移の終りにおい
て、N P N トランジスタQ、 がバイアスされ
て非導通になり、電圧比較器104の出力が低い状態か
ら高い状態に切換っていることが明らかである。
て、N P N トランジスタQ、 がバイアスされ
て非導通になり、電圧比較器104の出力が低い状態か
ら高い状態に切換っていることが明らかである。
電圧比較6104の出力が高くなると、PNPトランジ
スタ10はバイアスされて導通となり、NPN トラン
ジスタQ、は弁溝i才となる。したがって、コンデンサ
82はもはや充電されず、前述のように放電し始める。
スタ10はバイアスされて導通となり、NPN トラン
ジスタQ、は弁溝i才となる。したがって、コンデンサ
82はもはや充電されず、前述のように放電し始める。
コンデンサ82が放電するにつれて、接続部CAPHの
電圧は第5A図の腺124に沿って低減する。この電圧
が時刻T2においてレベルVUT を下廻ると、電圧
比較器104の出力は低くなる。電圧レベルVUT
に関して、接続部CAPHKおける電圧の分割器の表示
が接続部78において現われる。この電圧は接続部10
8における電圧と比較され、接続部108における電圧
は、接続部CAPHの重圧がVUTを下廻ると電圧比較
器104の出力が低くな′るような大きさである。
電圧は第5A図の腺124に沿って低減する。この電圧
が時刻T2においてレベルVUT を下廻ると、電圧
比較器104の出力は低くなる。電圧レベルVUT
に関して、接続部CAPHKおける電圧の分割器の表示
が接続部78において現われる。この電圧は接続部10
8における電圧と比較され、接続部108における電圧
は、接続部CAPHの重圧がVUTを下廻ると電圧比較
器104の出力が低くな′るような大きさである。
時刻T2 のときに電圧比較qi104の出力が低く
なると、PNP トランジスタ10はバイアスされて非
導通になり、NPNトランジスタQ4 は〕(イアス
されて導通になる。接続部CAPHKi−ける電圧が、
NPNIランジスタQ、がバイアスされて導通になって
いる間にPNP トランジスタ10がバイアスされて非
導通になってしまうという事実により急激な負の変移1
28に入る(第5A図)。NPN トランジスタQ、が
バイアスされて導通になると、PNP トランジスタQ
、は、負の変移128がPNP トランジスタQ6
のエミッタに現われる電圧の約1vbe 分下廻るまで
低下するとバイアスされて非導通になる。PNPトラン
ジスタQ6 をバイアスして導通にしてフリップフロ
ップ96の出力端子Qを高くなるようにさせ、それによ
5NPNトランジスタQ、 をバイアスして導通にす
る。NPNトランジスタQs ヲバイアスして導通に
すると、接続部108における電圧を決定する抵抗の電
圧分割比が、NPNIランジスタQ、が非導通である状
態と比較して接続部108の電圧が低下するように変化
する。NPNトランジスタQ4 は現在導通になってい
るので、コンデンサ82がT2とT、との時間の間に充
電される。接続部CAPHでの電圧は線130(第5A
図)に沿って増加し、この電圧がVLT レベルに達
すると、電圧比較器104の出力は低くなる。
なると、PNP トランジスタ10はバイアスされて非
導通になり、NPNトランジスタQ4 は〕(イアス
されて導通になる。接続部CAPHKi−ける電圧が、
NPNIランジスタQ、がバイアスされて導通になって
いる間にPNP トランジスタ10がバイアスされて非
導通になってしまうという事実により急激な負の変移1
28に入る(第5A図)。NPN トランジスタQ、が
バイアスされて導通になると、PNP トランジスタQ
、は、負の変移128がPNP トランジスタQ6
のエミッタに現われる電圧の約1vbe 分下廻るまで
低下するとバイアスされて非導通になる。PNPトラン
ジスタQ6 をバイアスして導通にしてフリップフロ
ップ96の出力端子Qを高くなるようにさせ、それによ
5NPNトランジスタQ、 をバイアスして導通にす
る。NPNトランジスタQs ヲバイアスして導通に
すると、接続部108における電圧を決定する抵抗の電
圧分割比が、NPNIランジスタQ、が非導通である状
態と比較して接続部108の電圧が低下するように変化
する。NPNトランジスタQ4 は現在導通になってい
るので、コンデンサ82がT2とT、との時間の間に充
電される。接続部CAPHでの電圧は線130(第5A
図)に沿って増加し、この電圧がVLT レベルに達
すると、電圧比較器104の出力は低くなる。
このためPNPトランジスタ10をバイアスして導通に
し、その結果CAPHにおける電圧が別の急激な正の変
移132を起す。回路は前述のように連続したサイクル
を通して作動し続ける。
し、その結果CAPHにおける電圧が別の急激な正の変
移132を起す。回路は前述のように連続したサイクル
を通して作動し続ける。
発振器・倍電圧器は自走発振器と倍電圧器とである。こ
のようは、第5A図に示す電圧波形の周波数は一定であ
り、コンデンサ82と、抵抗60゜76および80との
値によって決まる。T1 からT3 の期間とT4か
らT、の期間に対応する期間は概ね均等である。また回
路は前述のように倍電圧器としても作動する。このよっ
て、入力電圧は例えば時刻T、とT3とにおいて倍加さ
れる。さらに。
のようは、第5A図に示す電圧波形の周波数は一定であ
り、コンデンサ82と、抵抗60゜76および80との
値によって決まる。T1 からT3 の期間とT4か
らT、の期間に対応する期間は概ね均等である。また回
路は前述のように倍電圧器としても作動する。このよっ
て、入力電圧は例えば時刻T、とT3とにおいて倍加さ
れる。さらに。
例えばT、からT2の期間卦よびT3からT4の期間の
ような期間の間、接続部CAPHVCt−ける電圧は、
MOSFET32をバイアスして導通に保っておくのに
十分高いままであシ、この電圧がたとえレベルVUT
まで省力)K低下したとしても、依然として入力電圧
の約倍の大きさである。
ような期間の間、接続部CAPHVCt−ける電圧は、
MOSFET32をバイアスして導通に保っておくのに
十分高いままであシ、この電圧がたとえレベルVUT
まで省力)K低下したとしても、依然として入力電圧
の約倍の大きさである。
前述のよう罠、時刻T1のとき、接続部CAPHでの電
圧は線122で示す急激な変移を行い、レベルV L
T + V D まで上昇する。しかしながら、次の
望ましい(時刻T2における)事象は、CAPHでの電
圧がレベルVUT まで減少するときであることに注
目すべきである。、CAPHでの電圧をVUT のレ
ベルまで減衰してT2 のときに次の事象を起動させ
うるようにコンデンサ82をVUTより上のレベルまで
充電することは重要である。
圧は線122で示す急激な変移を行い、レベルV L
T + V D まで上昇する。しかしながら、次の
望ましい(時刻T2における)事象は、CAPHでの電
圧がレベルVUT まで減少するときであることに注
目すべきである。、CAPHでの電圧をVUT のレ
ベルまで減衰してT2 のときに次の事象を起動させ
うるようにコンデンサ82をVUTより上のレベルまで
充電することは重要である。
また、コンデンサの電圧が倍にされ、初めに増力口して
いて、又は電圧レベルVUTを通る(、11122で示
す電圧変移)短時間の間は、回路か電圧レベルVDT
で起動しないようにすることも重要である。この時点
(線122で示す電圧変移)における誤った起動は回路
の不調か、あるいは好ましくないシステムの不調をひき
ふ・こす。これは、比較器の限界須(接続部108にお
ける電圧〕が、CAPHでの電圧レベルがVUT を
十分上辺るよう洸なるまではVLT を分割して表示し
たレベルのままでなければならないことを意味する。本
発明によるPNPトランジスタ1oは、内側コレクタC
2のこ圧がコンデンサの最大充電電圧VDの0.2ボル
ト以内の電圧まで上昇すると、外ii1!IコレクタC
I に電流を流すことにょシ前記の機能を信頼性よく
実行する。
いて、又は電圧レベルVUTを通る(、11122で示
す電圧変移)短時間の間は、回路か電圧レベルVDT
で起動しないようにすることも重要である。この時点
(線122で示す電圧変移)における誤った起動は回路
の不調か、あるいは好ましくないシステムの不調をひき
ふ・こす。これは、比較器の限界須(接続部108にお
ける電圧〕が、CAPHでの電圧レベルがVUT を
十分上辺るよう洸なるまではVLT を分割して表示し
たレベルのままでなければならないことを意味する。本
発明によるPNPトランジスタ1oは、内側コレクタC
2のこ圧がコンデンサの最大充電電圧VDの0.2ボル
ト以内の電圧まで上昇すると、外ii1!IコレクタC
I に電流を流すことにょシ前記の機能を信頼性よく
実行する。
前述の要領でPNP トランジスタ1oを利用すること
により、VUTとV L T + V D との間のど
こか−c成電圧ベルを噴出し、フ1,1 ’7プフロツ
プ96のようなフリップフロップをリセットし、接続部
ける必要がない。追加の比較器に対する必要性を排除す
ることにより、集積回路をつくるシリコンの面積が減少
、追加の比較器に係る回路の感度と変動性とが排除され
る。
により、VUTとV L T + V D との間のど
こか−c成電圧ベルを噴出し、フ1,1 ’7プフロツ
プ96のようなフリップフロップをリセットし、接続部
ける必要がない。追加の比較器に対する必要性を排除す
ることにより、集積回路をつくるシリコンの面積が減少
、追加の比較器に係る回路の感度と変動性とが排除され
る。
前述してきた発躯器・倍電圧器において、PNPトラン
ジスタ10は二重の機能を果す。まず、バイアスされて
導通になると電流を流す。換言すれば、導線28の正の
電圧を動的に接続部CAPLに接続することである。こ
れは、エミッタEと内聞コレクタC2とが、導線28と
接地との間の直接の電圧をコンデンサ82にかかるぼ圧
に直列に接続する導通回路を形成することを意味する。
ジスタ10は二重の機能を果す。まず、バイアスされて
導通になると電流を流す。換言すれば、導線28の正の
電圧を動的に接続部CAPLに接続することである。こ
れは、エミッタEと内聞コレクタC2とが、導線28と
接地との間の直接の電圧をコンデンサ82にかかるぼ圧
に直列に接続する導通回路を形成することを意味する。
これらの付加された電圧はゲートソース電流をMOSF
ET32に供給する。PNPトランジスタ10が実行す
る別の機能は、それが電圧比較器として作動することで
ある。このよつは、PNPトランジスタ10はエミッタ
Eの電圧を内側コレクタC2の電圧と比較し、内側コレ
クタc2 の電圧がエミッタEの2圧より約0.2ボル
ト少ないと、外側コレクタC,K出力信号即ち電流が発
生する。
ET32に供給する。PNPトランジスタ10が実行す
る別の機能は、それが電圧比較器として作動することで
ある。このよつは、PNPトランジスタ10はエミッタ
Eの電圧を内側コレクタC2の電圧と比較し、内側コレ
クタc2 の電圧がエミッタEの2圧より約0.2ボル
ト少ないと、外側コレクタC,K出力信号即ち電流が発
生する。
さて第7図を参照して同心コレクタPNP トランジス
タ10の別の使い方を説明する。第7図において、参照
番号140は蓄遇池として示した、直接入力電圧源を示
す。電圧源140は第1図に示す要領の蓄電器充電用発
生機により充電電流が供給される自動車の蓄電器でよい
。電圧源140は計算機142に給電する。計算機14
2はPNPトランジスタ144を含む直列通過型電圧調
整器を介するマイクロプロセッサ型のものである。計算
機142はエンジン制御用計算機でよい。
タ10の別の使い方を説明する。第7図において、参照
番号140は蓄遇池として示した、直接入力電圧源を示
す。電圧源140は第1図に示す要領の蓄電器充電用発
生機により充電電流が供給される自動車の蓄電器でよい
。電圧源140は計算機142に給電する。計算機14
2はPNPトランジスタ144を含む直列通過型電圧調
整器を介するマイクロプロセッサ型のものである。計算
機142はエンジン制御用計算機でよい。
PNPトランジスタ144のエミッタは導線146によ
り電源140の正の側に接続されている。PNPトラン
ジスタ144のコレクタは計算機142に給′成する出
力導線148に接続されている。電圧調整器は導線14
6と接地との間に接続された基準電圧発生回路150を
有する。基準電圧発生回路150は、導線152におい
て一定の基St圧を発生させ、これは人力として電圧誤
差増幅器154に供給される。電圧誤差増幅器154は
、導線156を介して導線148に接続される別の入力
を有する。電圧誤差増幅器154は、NPNトランジス
タ160と162の導通を制御する出力を線158にお
いて有する。前記N P N トランジスタ160,1
62の両方のコレクタは導線166によりPNPトラン
ジスタ144のペースに接続されている。
り電源140の正の側に接続されている。PNPトラン
ジスタ144のコレクタは計算機142に給′成する出
力導線148に接続されている。電圧調整器は導線14
6と接地との間に接続された基準電圧発生回路150を
有する。基準電圧発生回路150は、導線152におい
て一定の基St圧を発生させ、これは人力として電圧誤
差増幅器154に供給される。電圧誤差増幅器154は
、導線156を介して導線148に接続される別の入力
を有する。電圧誤差増幅器154は、NPNトランジス
タ160と162の導通を制御する出力を線158にお
いて有する。前記N P N トランジスタ160,1
62の両方のコレクタは導線166によりPNPトラン
ジスタ144のペースに接続されている。
電圧調整器は、導線146に供給された入力電圧より低
い、概ね一定で調整され比出力電圧を出力導線148に
おいて保持するよう作動する。電圧誤差増幅器154は
導線152の基準電圧を出力導線148の出力電圧と比
較する。出力導線148の電圧が希望する調整値より高
い場合、NPNIランジスタ160と162との導通が
低減され、そのためPNPトランジスタ144のエミッ
タ・コレクタ電流を低減させる。出力導線148の電圧
が希望する調整値以下になると、N P N トランジ
スタ160と162との導通が増加し、そのためP N
P トランジスタ144のエミッタ・コレクタ電流を
増加させる。列として、入力電圧が約12ボルトである
12ボルト系において、出力導線148の調整された出
力電圧は、通常の状態において、約5ボルトに保つこと
ができる。
い、概ね一定で調整され比出力電圧を出力導線148に
おいて保持するよう作動する。電圧誤差増幅器154は
導線152の基準電圧を出力導線148の出力電圧と比
較する。出力導線148の電圧が希望する調整値より高
い場合、NPNIランジスタ160と162との導通が
低減され、そのためPNPトランジスタ144のエミッ
タ・コレクタ電流を低減させる。出力導線148の電圧
が希望する調整値以下になると、N P N トランジ
スタ160と162との導通が増加し、そのためP N
P トランジスタ144のエミッタ・コレクタ電流を
増加させる。列として、入力電圧が約12ボルトである
12ボルト系において、出力導線148の調整された出
力電圧は、通常の状態において、約5ボルトに保つこと
ができる。
第9A図は、線164として導線146の入力電圧を、
線166として出力導線148に現われる調整された出
力電圧とを、時間に対してプロットして示す。第9A図
における点線はマイクロプロセッサが不調となる電圧レ
ベルを示す。出力導線148の電圧が前記の不調電圧レ
ベル以下に低下すれば、計算機142は不調になる。
線166として出力導線148に現われる調整された出
力電圧とを、時間に対してプロットして示す。第9A図
における点線はマイクロプロセッサが不調となる電圧レ
ベルを示す。出力導線148の電圧が前記の不調電圧レ
ベル以下に低下すれば、計算機142は不調になる。
前述のようは、第9A図の線164は導線146の入力
端子を示す。線164の直線部分164Aは通常の入力
電圧部分を示し、164Bの部分は零まで低減する入力
電圧を示す。出力導線148での調整された出力電圧を
、直線部分166Aと。
端子を示す。線164の直線部分164Aは通常の入力
電圧部分を示し、164Bの部分は零まで低減する入力
電圧を示す。出力導線148での調整された出力電圧を
、直線部分166Aと。
低減している調整された出力電圧を示す部分166Bと
を有する腺166として示している。
を有する腺166として示している。
入力電圧が前記部分164Bに沿って低下し始めたと想
定する9前記部分164Bに沿って低下している入力電
圧は時刻T1 においては、直線部分166Aで示す
調整され比出力電圧より僅かに高い。この状態はまもな
く低電圧状態の発生することを暗示し、計算機142に
対してリセット信号を供給するために検出される必要が
ある。これを達成するためは、第7図の回路は第1図〃
)ら第6図までに関して説明した同心コレクタPNPト
ランジスタ10を利用している。第7図において、PN
P トランジスタ10のエミッタE +′i導線146
に接続されている。PNPトランジスタ10のペースB
はNPNトランジスタ160と162との両方のコレク
タと、PNPトランジスタ144のペースとに接続され
ている。PNPトランジスタ10の内側コレクタC2は
導線168によう出力導線148に接続されている。P
NP トランジスタ10の外側コレクタC1は導117
1によりN P N トランジスタ170のペースに接
続されている。NPNトランジスタ170のエミッタは
接地され、そのコネクタは導線172により計算機14
2に接続されている。導線172は抵抗173により正
の電圧源に接続されている。
定する9前記部分164Bに沿って低下している入力電
圧は時刻T1 においては、直線部分166Aで示す
調整され比出力電圧より僅かに高い。この状態はまもな
く低電圧状態の発生することを暗示し、計算機142に
対してリセット信号を供給するために検出される必要が
ある。これを達成するためは、第7図の回路は第1図〃
)ら第6図までに関して説明した同心コレクタPNPト
ランジスタ10を利用している。第7図において、PN
P トランジスタ10のエミッタE +′i導線146
に接続されている。PNPトランジスタ10のペースB
はNPNトランジスタ160と162との両方のコレク
タと、PNPトランジスタ144のペースとに接続され
ている。PNPトランジスタ10の内側コレクタC2は
導線168によう出力導線148に接続されている。P
NP トランジスタ10の外側コレクタC1は導117
1によりN P N トランジスタ170のペースに接
続されている。NPNトランジスタ170のエミッタは
接地され、そのコネクタは導線172により計算機14
2に接続されている。導線172は抵抗173により正
の電圧源に接続されている。
PNPトランジスタ10のエミッタEと内側コレクタC
2とは導線146と出力導@148との間で接続されて
おり、かつPNP トランジスタ10のベースBはN
P N トランジスタ160と162とのコレクタに接
続されているので、PNPトランジスタ10のエミッタ
Eと内側コレクタC2との間のPNP トランジスタ1
oの導電は、電圧誤差増幅器がPNPトランジスタ14
4の導通を制御するのと同様に電圧誤差増幅器154に
より制御される。計算機142用の負荷電流のほとんど
がPNP トランジスタ144を介して供給される。あ
る負M’KfiはエミッタEを介してPNP トランジ
スタ10の内聞コレクタc2 の′底流通路まで供給
される。
2とは導線146と出力導@148との間で接続されて
おり、かつPNP トランジスタ10のベースBはN
P N トランジスタ160と162とのコレクタに接
続されているので、PNPトランジスタ10のエミッタ
Eと内側コレクタC2との間のPNP トランジスタ1
oの導電は、電圧誤差増幅器がPNPトランジスタ14
4の導通を制御するのと同様に電圧誤差増幅器154に
より制御される。計算機142用の負荷電流のほとんど
がPNP トランジスタ144を介して供給される。あ
る負M’KfiはエミッタEを介してPNP トランジ
スタ10の内聞コレクタc2 の′底流通路まで供給
される。
第9A図を再び参照して、導線146の入力端子が前記
部分164Bに沿って減少し、時刻T1のときに直線部
分166Aで示すA整された出力電圧より極ぐ僅かに高
いと想定する。この作動状、態の間、PNPトランジス
タ1oの内側コレクタc2の電圧はPNPトランジスタ
1oのエミッタEの電圧に近く、このため出力電圧がP
NPトランジスタ10の外側コレクタC1において発生
する。
部分164Bに沿って減少し、時刻T1のときに直線部
分166Aで示すA整された出力電圧より極ぐ僅かに高
いと想定する。この作動状、態の間、PNPトランジス
タ1oの内側コレクタc2の電圧はPNPトランジスタ
1oのエミッタEの電圧に近く、このため出力電圧がP
NPトランジスタ10の外側コレクタC1において発生
する。
PNP トランジスタ10の外側コレクタCIの出力電
圧を第9B図に示す。時刻T1 のとき、この出力電
圧は入力電圧が出力電圧に近い事実により正の変移17
4を行う。正の変移174と達成された電圧レベル17
5とはNPN トランジスタ170をバイアスして導通
にさせ、このため導線172を介して計算機142に低
レベルのリセット信号を付与する。
圧を第9B図に示す。時刻T1 のとき、この出力電
圧は入力電圧が出力電圧に近い事実により正の変移17
4を行う。正の変移174と達成された電圧レベル17
5とはNPN トランジスタ170をバイアスして導通
にさせ、このため導線172を介して計算機142に低
レベルのリセット信号を付与する。
第9A図の時刻T2 は入力電圧が最終的は、マイク
ロプロセッサの不調電圧レベル以下になる時間上の点を
暗示する。
ロプロセッサの不調電圧レベル以下になる時間上の点を
暗示する。
外側コレクタC1に卦いてリセット信号を発生する、最
小電圧(PNPトランジスタ10のエミッタEと内側コ
レクタC2との間の電圧)は、第8図の変形において示
すように?′3測コレクタC2と直列に1個以上のダイ
オードD、−DNを追加することにより増加しうる。付
加的ダイオードの電圧低下【より、PNPトランジスタ
10は対応する高い入力電圧において飽和する。このよ
うは、T2− T1の時間が増え、計算機142に対し
て、パワーダウンの前にその最終のタスクを実行するた
めの追加の時間を与える。
小電圧(PNPトランジスタ10のエミッタEと内側コ
レクタC2との間の電圧)は、第8図の変形において示
すように?′3測コレクタC2と直列に1個以上のダイ
オードD、−DNを追加することにより増加しうる。付
加的ダイオードの電圧低下【より、PNPトランジスタ
10は対応する高い入力電圧において飽和する。このよ
うは、T2− T1の時間が増え、計算機142に対し
て、パワーダウンの前にその最終のタスクを実行するた
めの追加の時間を与える。
ある程度繰返すことになるが、第7図の回路は、低入力
端子が迫っているとき導線172にリセット信号を供給
する。このリセット信号を発生させることにより、入力
端子がマイクロプロセッサの不調の電圧レベル以下に低
下する前は、計算機142は、入力電圧が該不調電圧レ
ベル以下に低下する前に最終の「ハウスキーピング」タ
スクを実行するのに十分な時間を有することになる。前
記の所謂ハウスキーピング・タスクとは不揮発性メモリ
に重要なパラメータを路網すること、デイフォル) (
default )指令を発生すること、システムバッ
クアップ回路を作動させること等を含む。
端子が迫っているとき導線172にリセット信号を供給
する。このリセット信号を発生させることにより、入力
端子がマイクロプロセッサの不調の電圧レベル以下に低
下する前は、計算機142は、入力電圧が該不調電圧レ
ベル以下に低下する前に最終の「ハウスキーピング」タ
スクを実行するのに十分な時間を有することになる。前
記の所謂ハウスキーピング・タスクとは不揮発性メモリ
に重要なパラメータを路網すること、デイフォル) (
default )指令を発生すること、システムバッ
クアップ回路を作動させること等を含む。
第1図は本発明によ多構成した同心コレクタPNP ト
ランジスタの平面図、 第2図は第1図の巌2−2に沿って得念断面図。 第6図は本発明による同心コレクタPNP トランジス
タのコレクタの電圧−電流曲線を示す図、第4図は不発
明知よ多構成した発掘器・倍電圧器回路を利用する発生
機用電圧調整器回路の概略回路図。 第5A図と第5B図とは第4図に示す回路に関係する磁
圧波形を示す図、 第6図は第4図に示す回路の構成要素であるフリツプフ
ロップと比較器とに関する電圧を示す図、第7図は本発
明により構成した同心・コレクタPNP トランジスタ
を利用した電圧調整器の概略回路図、 第8図は嘉7図に示す回路の一部の変形を示す図、およ
び 第9A図と第9B図とは第7図に示す回路に関する波形
を示す図である。 10:PNPトランジスタ 24:発生機28.84,
95,146,148、166,168,171゜17
2:導・腺 30.140 :直接電圧源 32:MO3FET46
.104:電圧比較器 56,58.66:接続部 60.68:抵抗 63:電圧調整回路76.80ニ
ジ三分割器 82:コンデンサ96:フリップフロノブ
98二亀王基準回路110.118:牡分割器 1
44:PNPトランジスタ150:基準電圧発生回路
154:電圧誤差増嘉器160.162,170: N
PNトランジスタ。 (外4名) (APL % Jり・6
ランジスタの平面図、 第2図は第1図の巌2−2に沿って得念断面図。 第6図は本発明による同心コレクタPNP トランジス
タのコレクタの電圧−電流曲線を示す図、第4図は不発
明知よ多構成した発掘器・倍電圧器回路を利用する発生
機用電圧調整器回路の概略回路図。 第5A図と第5B図とは第4図に示す回路に関係する磁
圧波形を示す図、 第6図は第4図に示す回路の構成要素であるフリツプフ
ロップと比較器とに関する電圧を示す図、第7図は本発
明により構成した同心・コレクタPNP トランジスタ
を利用した電圧調整器の概略回路図、 第8図は嘉7図に示す回路の一部の変形を示す図、およ
び 第9A図と第9B図とは第7図に示す回路に関する波形
を示す図である。 10:PNPトランジスタ 24:発生機28.84,
95,146,148、166,168,171゜17
2:導・腺 30.140 :直接電圧源 32:MO3FET46
.104:電圧比較器 56,58.66:接続部 60.68:抵抗 63:電圧調整回路76.80ニ
ジ三分割器 82:コンデンサ96:フリップフロノブ
98二亀王基準回路110.118:牡分割器 1
44:PNPトランジスタ150:基準電圧発生回路
154:電圧誤差増嘉器160.162,170: N
PNトランジスタ。 (外4名) (APL % Jり・6
Claims (9)
- (1)正と負の端子を有する直接電圧源(30、140
)と、 前記電圧源の正の端子に接続された第1の導線(28、
146)と、 ベース(B)、エミッタ(E)、該エミッタを完全に囲
む内側コレクタ(C_2)、および前記内側コレクタと
エミッタとを完全に囲む外側コレクタ(C_1)とを有
する同心コレクタのPNPトランジスタ(10)であっ
て、前記外側コレクタは、前記内側コレクタに付与され
た電圧が前記エミッタに付与された電圧よりも所定の大
きさだけ僅かに低いときに出力電流を供給するPNPト
ランジスタと、 前記エミッタを第1の導線に接続する手段(56、58
、60)と、 を含む電気回路において、 前記同心コレクタPNPトランジスタを前記エミッタと
内側コレクタとの間で導通させるように前記トランジス
タのベースを前記電圧源に接続する手段(66、68、
Q_2、160、162、166)と、 前記内側コレクタに接続された第2の導線(84、16
8)であって、直接電圧源により付勢される第2の導線
と、 前記外側コレクタに接続され、前記第2の導線の電圧が
、前記第1の導線の電圧よりも所定の大きさだけ僅かに
低い大きさを有するときに、信号を供給する手段(95
、96、Q_5、170、171、172)と、 を含むことを特徴とする電気回路。 - (2)特許請求の範囲第1項に記載の電気回路において
、前記所定の大きさが0.5ボルトより小さい電気回路
。 - (3)正と負の端子を有する直接電圧源(30)と、エ
ミッタ(E)、該エミッタに隣接位置した内側コレクタ
(C_2)および該内側コレクタの外方に位置した外側
コレクタ(C_1)とを有する同心コレクタPNPトラ
ンジスタ(10)と、 コンデンサ(82)と、 前記コンデンサと、かつ直接電圧源とに直列接続された
半導体スイッチ(Q_4)とを含み、前記コンデンサは
、前記半導体スイッチがバイアスされて導通になると前
記電圧源から充電され、前記半導体スイッチがバイアス
されて非導電性となると放電するようにされ、 前記同心コレクタPNPトランジスタのエミッタを前記
電圧源の正の端子に接続する手段(56、58、60)
と、 前記コンデンサを前記同心コレクタPNPトランジスタ
の内側コレクタと接続部(CAPH)との間に接続する
手段と、 コンデンサ充電のために前記接続部の電圧が第1の所定
の大きさ(VLT)を達成すると、前記同心コレクタP
NPトランジスタをバイアスして導通にし、前記半導体
スイッチをバイアスして非導通にする限界手段(104
、Q_2、Q_3)とをさらに含み、 前記同心コレクタのPNPトランジスタのエミッタ・内
側コレクタ回路は、バイアスされると導通になり前記電
圧源の電圧と前記コンデンサの電圧とを直列接続し、そ
れにより、前記接続部における電圧が前記電圧源の電圧
と前記コンデンサの電圧との和の関数である第2の所定
の大きさ(VLTとVD)まで急激に増加し、前記同心
コレクタPNPトランジスタは該トランジスタの内側コ
レクタにおける電圧が該トランジスタのエミッタの電圧
より僅かに下廻ると作動して前記同心コレクタPNPト
ランジスタの外側コレクタにおいて信号を発生させ、さ
らに前記信号の発生に応答して前記第1の所定の大きさ
よりは高いが前記第2の所定の大きさよりは低い、前記
接続部における第6の電圧の大きさ(V_U_T)に対
応する限界電圧を発生させる応答手段(96、110−
118)をさらに含み、 前記限界手段(104、Q_2、Q_3)は前記限界電
圧と前記接続部の電圧とに応答して、前記コンデンサの
放電の間前記接続部における電圧が前記第3の所定の大
きさまで低下すると前記同心コレクタPNPトランジス
タをバイアスして非導通にし、前記半導体スイッチをバ
イアスして導通にすることを特徴とする発振器・倍電圧
器。 - (4)特許請求の範囲第3項に記載の発振器・倍電圧器
において、前記応答手段が電圧分割器(110−118
)を含み、前記限界手段が電圧比較器(104)を含む
ことを特徴とする発振器・倍電圧器。 - (5)特許請求の範囲第4項に記載の発振器・倍電圧器
において、前記接続部(CAPH)に接続され、分割さ
れた電圧がそこで表示される第2の接続部(78)を有
する第2の電圧分割器(76、80)を含み、前記電圧
比較器(104)が前記第2の接続部における電圧に応
答することを特徴とする発振器・倍電圧器。 - (6)特許請求の範囲第4項または第5項に記載の発振
器・倍電圧器において、前記応答手段の電圧分割器(1
10−118)は、前記信号の発生に応答する少なくと
も2つの電圧分割比の間で切換え可能であって前記限界
電圧を発生させることを特徴とする発振器・倍電圧器。 - (7)正と負の端子を有する直接電圧源(140)と、
正の端子に接続された入力導線(146)と、電気負荷
に接続するようにされた出力導線(148)と、 前記入力導線と出力導線との間に接続され、前記出力導
線での電圧に応答して、前記出力導線における電圧を概
ね一定に保つ制御手段(150、154)と、 エミッタ(E)、該エミッタに隣接して位置した内側コ
レクタ(C_2)と該内側コレクタの外方に位置した外
側コレクタ(C_1)とを有する同心コレクタPNPト
ランジスタ(10)であって、前記エミッタの電圧が前
記内側コレクタの電圧より第1の所定の大きさだけ僅か
に高いときに、前記外側コレクタにおいて出力信号を発
生させるよう作動し、前記エミッタが前記入力導線に接
続され、前記内側コレクタが前記出力導線に接続されて
いる同心コレクタPNPトランジスタと、 前記同心コレクタPNPトランジスタをバイアスして導
通にし、それにより、前記同心コレクタPNPトランジ
スタがバイアスされて導通になり、かつ前記入力導線に
付与される入力電圧が、前記出力導線の電圧よりも前記
第1の所定の大きさだけ高い値まで低下するときに、外
側コレクタにおいて信号を発生するようにした手段(1
60、162)と、 を含むことを特徴とする電圧調整器。 - (8)特許請求の範囲第7項に記載の電圧調整器におい
て、前記制御手段(150、154)が、前記第1の所
定の大きさよりも大きい第2の所定の大きさだけ前記電
圧源(140)の電圧より低い大きさで前記出力導線(
148)での電圧を保持することを特徴とする電圧調整
器。 - (9)特許請求の範囲第8項に記載の電圧調整器におい
て、前記入力導線(146)と前記出力導線(148)
との間に接続されているエミッタとコレクタとを有する
第2のPNPトランジスタ(144)を含み、前記制御
手段(150、154)が前記第2のPNPトランジス
タのベースに接続され、前記出力導線の電圧に応答して
前記第2のPNPトランジスタの導通を制御し、かつ前
記同心コレクタPNPトランジスタのベースにも接続さ
れていることを特徴とする電圧調整器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US875309 | 1986-06-17 | ||
US06/875,309 US4684877A (en) | 1986-06-17 | 1986-06-17 | Electrical system utilizing a concentric collector PNP transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS633322A true JPS633322A (ja) | 1988-01-08 |
Family
ID=25365567
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62151039A Pending JPS633322A (ja) | 1986-06-17 | 1987-06-17 | 電気回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4684877A (ja) |
EP (1) | EP0250086B2 (ja) |
JP (1) | JPS633322A (ja) |
CA (1) | CA1279369C (ja) |
DE (1) | DE3774334D1 (ja) |
Families Citing this family (11)
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---|---|---|---|---|
US4821096A (en) * | 1985-12-23 | 1989-04-11 | Intel Corporation | Excess energy protection device |
JPS63247668A (ja) * | 1987-04-02 | 1988-10-14 | Sharp Corp | 電圧レベル判別装置 |
JPS6482817A (en) * | 1987-09-25 | 1989-03-28 | Aisin Seiki | Signal level converting circuit |
DE3742188A1 (de) * | 1987-12-12 | 1989-06-22 | Philips Patentverwaltung | Schaltungsanordnung zur stromversorgung |
FR2661556A1 (fr) * | 1990-04-27 | 1991-10-31 | Philips Composants | Circuit integre presentant un transistor lateral multi-collecteurs. |
US5563500A (en) * | 1994-05-16 | 1996-10-08 | Thomson Consumer Electronics, Inc. | Voltage regulator having complementary type transistor |
US5528127A (en) * | 1994-05-17 | 1996-06-18 | National Semiconductor Corporation | Controlling power dissipation within a linear voltage regulator circuit |
US7274176B2 (en) * | 2004-11-29 | 2007-09-25 | Stmicroelectronics Kk | Regulator circuit having a low quiescent current and leakage current protection |
US10679981B2 (en) * | 2017-03-30 | 2020-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Protection circuit |
CN112397572A (zh) * | 2020-11-17 | 2021-02-23 | 西安微电子技术研究所 | 一种横向pnp晶体管抗饱和结构及其应用 |
CN112731548B (zh) * | 2021-01-18 | 2023-08-29 | 厦门汉印电子技术有限公司 | 光电对控制方法、装置、设备以及可读存储介质 |
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DE2344244C3 (de) * | 1973-09-01 | 1982-11-25 | Robert Bosch Gmbh, 7000 Stuttgart | Laterale Transistorstruktur |
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1986
- 1986-06-17 US US06/875,309 patent/US4684877A/en not_active Expired - Fee Related
-
1987
- 1987-04-16 CA CA000534902A patent/CA1279369C/en not_active Expired - Fee Related
- 1987-05-14 DE DE8787304272T patent/DE3774334D1/de not_active Expired - Fee Related
- 1987-05-14 EP EP87304272A patent/EP0250086B2/en not_active Expired - Lifetime
- 1987-06-17 JP JP62151039A patent/JPS633322A/ja active Pending
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---|---|---|---|---|
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JPS5531487A (en) * | 1978-06-23 | 1980-03-05 | Roberts Filter Mfg | Backwash device of water disposal plant and its method |
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---|---|
EP0250086B1 (en) | 1991-11-06 |
EP0250086A2 (en) | 1987-12-23 |
US4684877A (en) | 1987-08-04 |
EP0250086B2 (en) | 1996-09-11 |
DE3774334D1 (de) | 1991-12-12 |
CA1279369C (en) | 1991-01-22 |
EP0250086A3 (en) | 1989-08-09 |
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