JPS6331090A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPS6331090A JPS6331090A JP61175042A JP17504286A JPS6331090A JP S6331090 A JPS6331090 A JP S6331090A JP 61175042 A JP61175042 A JP 61175042A JP 17504286 A JP17504286 A JP 17504286A JP S6331090 A JPS6331090 A JP S6331090A
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- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は半導体記憶装置に関し、特にGaAs電界効果
トランジスタを含む半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device including a GaAs field effect transistor.
GaAs半導体はSi半導体より数倍移動度が高いこと
からSi半導体では実現不可能な超高速動作を目指しな
GaAsL S Iの開発が各所1で精力的になされて
いる。特にGaAs電界効果トランジスタ(以後Ga^
sF E Tと称す)を用いたスタティック型半導体記
憶装置の集積化にはめざましいものがある。Since GaAs semiconductors have a mobility several times higher than Si semiconductors, efforts are being made in various places to develop GaAs LSIs with the aim of ultra-high-speed operation that cannot be achieved with Si semiconductors. In particular, GaAs field effect transistors (hereinafter referred to as Ga^
The integration of static semiconductor memory devices using sFET has been remarkable.
第5図は従来の半導体記憶装置の一例のブロック図であ
る。FIG. 5 is a block diagram of an example of a conventional semiconductor memory device.
この例は、メモリセルアレー8と、アドレス人力1aを
解読してワード線7aにデコーダ出力として選択信号を
出力するXデコーダ2aと、アドレス人力1bを解読し
てYa択スイッチ6にスイッチ信号線5を通じてデコー
ダ出力の選択信号を送りビット線7bを選択するYデコ
ーダ2bとを含んで構成される。This example includes a memory cell array 8, an X decoder 2a that decodes the address input 1a and outputs a selection signal as a decoder output to the word line 7a, and a switch signal line 5 that decodes the address input 1b and outputs a selection signal to the Ya selection switch 6. The Y decoder 2b selects the bit line 7b by sending a selection signal of the decoder output through the Y decoder 2b.
又、この例の動作は、アドレス人力1aを解読したXデ
コーダ2aにより、ワード線7aの一本を高レベルとし
、選択されたワード線7aに接続された伝達ゲートをオ
ンの状態とすることで各ビット線7bにそれぞれのメモ
リセルの情報を伝え、ビット線7bのY択は、アドレス
人力1bを解読したYデコーダ2bによりYm択スイッ
チ6に接続されるスイッチ信号線を一本だけ選択するこ
とによって行なわれる。The operation of this example is that the X decoder 2a that decodes the address input 1a sets one of the word lines 7a to a high level and turns on the transmission gate connected to the selected word line 7a. The information of each memory cell is transmitted to each bit line 7b, and the Y selection of the bit line 7b is performed by selecting only one switch signal line connected to the Ym selection switch 6 by the Y decoder 2b that decodes the address 1b. It is carried out by
第6図は従来の半導体記憶装置の一例の時間−デコーダ
出力特性図である。FIG. 6 is a time-decoder output characteristic diagram of an example of a conventional semiconductor memory device.
これは、Xデコーダ2aのi番目のサイクルのデコーダ
出力X、′と次のi+1番目のサイクルのデコーダ出力
X1+1’との信号が切換わる時の過渡状態を示したも
のであり、選択信号であるデコーダ出力の重なりによっ
て同時に2個以上のメモリセルがアクセスされるマルチ
セレクトが発生しないようなタイミングに設計されてい
る。This shows a transient state when the signal between the decoder output X,' of the i-th cycle of the X decoder 2a and the decoder output X1+1' of the next i+1-th cycle is switched, and is a selection signal. The timing is designed so that multi-select, in which two or more memory cells are simultaneously accessed, does not occur due to overlapping decoder outputs.
ここでは、Xデコーダ2aのデコーダ出力のタイミング
のみを示しているが、勿論Yデコーダ2bについても同
様である。Although only the timing of the decoder output of the X decoder 2a is shown here, the same applies of course to the Y decoder 2b.
しかしながら、上述した従来の半導体記憶装置に、回路
素子としてGaAsFETを使うようになると、Ga人
sF E Tの性能の均一な制御は現在のところ非常に
困難であるので、例えばi番目のワード線に接続される
デコーダ回路部分のGa人sF E Tの性能が、i+
1番目のワード線に接続されるデコーダ部分のGaAs
FETの性能に比べ低くなった場合に、ワード線の出力
は同時に2本以上高レベルとなるマルチセレクト状態が
容易に発生しうるという欠点がある。However, when GaAs FETs are used as circuit elements in the conventional semiconductor memory devices mentioned above, it is currently very difficult to uniformly control the performance of GaAs FETs, so The performance of the connected decoder circuit part is i+
GaAs in the decoder section connected to the first word line
If the performance is lower than that of the FET, there is a drawback that a multi-select state can easily occur in which two or more word line outputs are at a high level at the same time.
本発明の目的は、スタティック型で、特にアドレスを常
にシーケンシャルにアクセスする半導体記憶装置のマル
チセレクト状態を防止し、安定な動作を保証しようとす
るものである。SUMMARY OF THE INVENTION An object of the present invention is to prevent a multi-select state in a static type semiconductor memory device, in particular in which addresses are always accessed sequentially, and to ensure stable operation.
本発明の半導体記憶装置は、アドレス信号を解読するデ
コーダと、選択信号によって順次アクセスされる複数の
メモリセルと、前記デコーダ出力の否定と1サイクル前
の前記選択信号との否定論理和を前記選択信号として出
力するマルチセレクト防止回路とを含んで構成される。The semiconductor memory device of the present invention includes a decoder that decodes an address signal, a plurality of memory cells that are sequentially accessed by a selection signal, and a selection signal that performs the NOR of the negation of the decoder output and the selection signal one cycle before. The multi-select prevention circuit outputs the signal as a signal.
本発明による半導体記憶装置においては、デコーダ出力
をインバータで反転させた信号と1サイクル前の選択信
号とを否定論理和(以降NORと称す)回路で否定論理
和をとり、これを現在のサイクルの選択信号とすること
で、1サイクル前の選択信号が低レベルとなるまで現在
のサイクルの選択信号のレベルが低レベルを保持する。In the semiconductor memory device according to the present invention, a signal obtained by inverting the decoder output by an inverter and a selection signal from one cycle before are NOR'd by a NOR (hereinafter referred to as NOR) circuit, and this is NOR'd by a NOR circuit for the current cycle. By using it as a selection signal, the level of the selection signal of the current cycle is maintained at a low level until the selection signal of one cycle before becomes a low level.
従って、選択信号の重なりによって、同時に2個以上の
メモリセルがアクセスされるマルチセレクト状態の発生
を防止できる。Therefore, it is possible to prevent the occurrence of a multi-select state in which two or more memory cells are accessed at the same time due to the overlap of selection signals.
このような方式は、アドレスを常にシーケンシャルにア
クセスする記憶装置においてのみ有効である。Such a method is effective only in a storage device in which addresses are always accessed sequentially.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
この実施例は、マルチセレクト防止回路4a及び4bを
それぞれXデコーダ2aとメモリセルアレー8との間及
びYデコーダ2bとYm択スイッチ6との間に挿入し、
アドレス用の選択信号をマルチセレクト防止回路4a及
び4bを介して出力している。In this embodiment, multi-select prevention circuits 4a and 4b are inserted between the X decoder 2a and the memory cell array 8 and between the Y decoder 2b and the Ym selection switch 6, respectively.
An address selection signal is outputted via multi-select prevention circuits 4a and 4b.
第2図は第1図のマルチセレクト防止回路の詳細ブロッ
ク図である。FIG. 2 is a detailed block diagram of the multi-select prevention circuit of FIG. 1.
この詳細ブロック図は、Xデコーダの出力のマルチセレ
クト防止回路4aである。ここでXデコーダ2aのそれ
ぞれのデコーダ出力Xo〜Xnはマルチセレクト防止回
路4aに入力し、それぞれインバータエ0〜I0によっ
て信号が反転されてNOROR回路部N、の入力の一方
に入る。N。This detailed block diagram shows a multi-select prevention circuit 4a for the output of the X decoder. Here, the respective decoder outputs Xo to Xn of the X decoder 2a are input to a multi-select prevention circuit 4a, and the signals are inverted by inverters 0 to I0, respectively, and input to one of the inputs of the NOROR circuit section N. N.
R回路部。〜N、の他方の入力には、それぞれの1サイ
クル前のNOROR回路部No〜N n −1の出力、
即ち、選択信号W、、、Wo〜W、〜1を入れる。R circuit section. The other input of ~N is the output of the NOROR circuit section No~N n -1 one cycle before each,
That is, the selection signals W, . . . , Wo to W, to 1 are input.
従って、選択信号Wo〜Wnは、論理式で表わすと、 となる。Therefore, the selection signals Wo to Wn can be expressed as logical expressions: becomes.
第3及び第4図はそれぞれ本発明の一実施例の時間−デ
コーダ出力特性図及び時間−選択信号特性図である。3 and 4 are a time-decoder output characteristic diagram and a time-selection signal characteristic diagram, respectively, of an embodiment of the present invention.
Xデコーダ出力が、第3図に示すように、回路素子の特
性のばらつき等による要因でi番目のサイクルとi+1
番目のサイクルとが重なり合うと、同時に高レベルとな
る期間が存在する。As shown in Figure 3, the X decoder output differs between the i-th cycle and i+1 due to factors such as variations in the characteristics of circuit elements.
When the second cycle overlaps, there is a period in which the level is high at the same time.
しかし、このデコーダ出力をマルチセレクト防止回路4
aを介して選択信号として出力すれば、第4図に示すよ
うに、(1)の論理式に従って、i番目の選択信号が低
レベルとなるまではi+1番目の選択信号は高レベルと
ならない。However, this decoder output is
If the selection signal is output as a selection signal through a, as shown in FIG. 4, the i+1th selection signal will not go high until the i-th selection signal goes low, according to the logical formula (1).
この結果、同時に2つ以上の選択信号が高レベルとなら
ず、マルチセレクト状態を回避することが可能となる。As a result, two or more selection signals do not become high level at the same time, making it possible to avoid a multi-select state.
なお、この実施例では、Xデコーダ側のマルチセレクト
防止回路のみを説明しているが、Yデコーダ側のマルチ
セレクト防止回路も、デコー・ダ出力及び選択信号の数
が異なる場合があるが、動作については全く同様である
。In this embodiment, only the multi-select prevention circuit on the X-decoder side is explained, but the multi-select prevention circuit on the Y-decoder side may also operate differently, although the number of decoder outputs and selection signals may differ. The same is true for both.
以上説明したように本発明は、アドレスを常にシーケン
シャルにアクセスするスタティック型半導体記憶装置に
おいて、デコーダ出力の否定と1サイクル前の選択信号
との否定論理和を現在のサイクルの選択信号とすること
により、回路素子の特性のばらつきによる半導体記憶装
置のマルチセレクトを防止し動作を安定させると共に回
路素子のばらつき等による製造歩留りの低下をも防止す
る効果がある。As explained above, the present invention provides a static semiconductor memory device in which addresses are always accessed sequentially, by using the NOR of the decoder output and the selection signal of one cycle before as the selection signal of the current cycle. This has the effect of preventing multi-select of the semiconductor memory device due to variations in the characteristics of the circuit elements, thereby stabilizing the operation, and also preventing a decrease in manufacturing yield due to variations in the circuit elements.
第1図は本発明の一実施例のブロック図、第2図は第1
図のマルチセレク)〜防止回路の詳細ブロック図、第3
図及び第4図はそれぞれ本発明の一実施例の時間−デコ
ーダ出力特性図及び時間−選択信号特性図、第5図は従
来の半導体記憶装置の一例のブロック図、第6図は従来
の半導体記憶装置の一例の時間−デコーダ出力特性図で
ある。
Ia、lb・・・アドレス入力、2a・・・Xデコーダ
、2b・・・Yデコーダ、3a、3b・・・デコーダ出
力、4a、4b・・・マルチセレクト防止回路、5・・
・スイッチ信号線、6・・・Y選択スイッチ、7a・・
・ワード線、7b・・・ビット線、8・・・メモリセル
アレー、■o〜I0・・・インバータ、N、〜N0・・
・NOR回路、Wo〜Wn、−・選択信号、X、 〜X
、。
x、 ′、 X1+1 ’・・・デコーダ出力。
代理人 弁理士 内 原 音J$ l 図
In 〜7?−: AンtN−q 、 Nシy 〜N
tt 二MIIR’m、;iニン至−・。
Wo〜八:涜仄傳う、Xθ〜X劃ヂゴ側y北力。
亭 2 図
#73 回
$ 4 舅FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
Detailed block diagram of the prevention circuit, Part 3
4 and 4 are respectively a time-decoder output characteristic diagram and a time-selection signal characteristic diagram of an embodiment of the present invention, FIG. 5 is a block diagram of an example of a conventional semiconductor memory device, and FIG. 6 is a diagram of a conventional semiconductor memory device. FIG. 3 is a time-decoder output characteristic diagram of an example of a storage device. Ia, lb...address input, 2a...X decoder, 2b...Y decoder, 3a, 3b...decoder output, 4a, 4b...multi-select prevention circuit, 5...
・Switch signal line, 6...Y selection switch, 7a...
・Word line, 7b...Bit line, 8...Memory cell array, ■o~I0...Inverter, N, ~N0...
・NOR circuit, Wo~Wn, -・Selection signal, X, ~X
,. x, ', X1+1'...Decoder output. Agent Patent Attorney Oto Uchihara J$ l Figure In ~7? −: AntN−q, Nshiy ~N
tt 2MIIR'm, ;i nin to -. Wo ~ 8: Sacrilege, Xθ~X Tsujigo side y Hokuryoku. Tei 2 Figure #73 Times $ 4 Father-in-law
Claims (1)
順次アクセスされる複数のメモリセルと、前記デコーダ
出力の否定と1サイクル前の前記選択信号との否定論理
和を前記選択信号として出力するマルチセレクト防止回
路とを含むことを特徴とする半導体記憶装置。a decoder that decodes an address signal, a plurality of memory cells that are sequentially accessed by a selection signal, and a multi-select prevention circuit that outputs the NOR of the negation of the decoder output and the selection signal from one cycle before as the selection signal. A semiconductor memory device comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61175042A JPS6331090A (en) | 1986-07-24 | 1986-07-24 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61175042A JPS6331090A (en) | 1986-07-24 | 1986-07-24 | Semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6331090A true JPS6331090A (en) | 1988-02-09 |
Family
ID=15989200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61175042A Pending JPS6331090A (en) | 1986-07-24 | 1986-07-24 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6331090A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6069888A (en) * | 1983-09-22 | 1985-04-20 | Matsushita Electric Ind Co Ltd | Decoder |
-
1986
- 1986-07-24 JP JP61175042A patent/JPS6331090A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6069888A (en) * | 1983-09-22 | 1985-04-20 | Matsushita Electric Ind Co Ltd | Decoder |
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