JPS63306710A - Fet multivibrator circuit - Google Patents

Fet multivibrator circuit

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JPS63306710A
JPS63306710A JP14438287A JP14438287A JPS63306710A JP S63306710 A JPS63306710 A JP S63306710A JP 14438287 A JP14438287 A JP 14438287A JP 14438287 A JP14438287 A JP 14438287A JP S63306710 A JPS63306710 A JP S63306710A
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JP
Japan
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potential
diode
fets
fet
gate
Prior art date
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Pending
Application number
JP14438287A
Other languages
Japanese (ja)
Inventor
Noriyuki Yano
谷野 憲之
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US07/204,127 priority patent/US4910472A/en
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Abstract

PURPOSE:To decrease the temperature dependancy of an oscillated frequency by using a temperature compensation diode so as to connect a gate and a drain of a couple of FETs forming a current source. CONSTITUTION:The oscillating frequency f0 of the circuit is expressed as fo=I/4 CphiB, where I is a drain current flowing through FETs Q3, Q4, C is the capaci tance of a capacitor C1 and phiB is a barrier potential of diodes D1, D2. When temperature raises, the potential phiB of the diodes D1, D2 is lowered and since the barrier potential phiB of the diode D5 is lowered similarly in this case, the gate potential of the FETs Q3, Q4 is lowered and the drain current I flowing to the FETs Q3, Q4 is lowered. That is, the increase in the oscillating frequency fo due to the reduction in the barrier potential phiB is cancelled by the decrease in the drain current I, then the temperature dependancy of the oscillating fre quency f0 is decreased.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、発振周波数の湿度依存性が小さいF E 
Tマルチバイブレータ回路に関するものである。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention provides an F E
This relates to a T multivibrator circuit.

〔従来の技術〕[Conventional technology]

第2図は従来のFETマルチバイブレータ回路を示す図
である。
FIG. 2 is a diagram showing a conventional FET multivibrator circuit.

この図において、Q lp Q tはソース結合スイ・
ソチを構成するn形のFET、C,は前記FETQs−
Qsの両ソース端子を結合するキャパシタ、Q3゜Q4
は前記キャパシタC1の両端子をソース供給電#V、、
(電圧も■。)に接続する電流源となるn形のFE’r
、R1,R,は前記F E TQ t 、Q tの負荷
抵抗器(抵抗値もそれぞれR,、R,)、D、、l)、
Lは前記負荷抵抗器R□、R重による電圧降下を制限す
るためのダイオード、QSP Q@はソースフォロワを
構成するn形のFET、Qy、QsはOij記I” E
”’ Q Ip Q se ソX供給′r4源■sJl
接続スル電流源となるn形のFE’l’、D、、D、は
レベルシフ1、用のダイオードで、ソースフォロワ部の
出力電ノートを低下させてn形F E ’I’ Q I
 P Q *のゲート端子に供給する。、N1〜N4は
ノード、VロシIs yむか2はドレイン供給電源(電
圧もそれぞれVool、 Voo2)、V aslp 
V 6.は定電圧電源であろ5゜次に1作について説明
する。
In this figure, Q lp Q t is the source-coupled switch
The n-type FET, C, constituting Sochi is the FETQs-
Capacitors connecting both source terminals of Qs, Q3゜Q4
connects both terminals of the capacitor C1 with a source supply voltage #V, ,
(Voltage is also ■.) An n-type FE'r that serves as a current source connected to
, R1, R, are the load resistors of the F E TQ t and Q t (resistance values are also R,, R, respectively), D,, l),
L is the load resistor R□, a diode for limiting the voltage drop due to the R load, QSP Q@ is an n-type FET that constitutes a source follower, Qy, Qs are Oij I"E
”' Q Ip Q se SOX supply'r4 source■sJl
The n-type FE 'l', D, , D, which serve as the connected current sources, are diodes for level shift 1, and lower the output voltage note of the source follower section to reduce the n-type FE 'I' Q I
Supplied to the gate terminal of PQ*. , N1 to N4 are nodes, Vrosi Isymuka2 is the drain supply power supply (voltages are also Vool and Voo2, respectively), V aslp
V6. is a constant voltage power supply.Next, I will explain about one work.

ソース結合スイッチを構成するF E ’l’ Q s
−Q *は必ずどちらかがオン状態にあり、他方がオフ
状態にある。
F E 'l' Q s that constitutes a source coupling switch
-Q*, one of them is always in the on state and the other is in the off state.

まず始めに、F E ’l” Q 1がオフで、F E
 T Q *がオンであると仮定する。電流源となるF
ETQs。
First of all, F E 'l'' Q 1 is off and F E
Assume T Q * is on. F as a current source
ETQs.

Q4には常時電流Iが流れているから、このとき、キャ
パシタC1には、ノードN4からノードN3に向って電
流lが流れ、FE’rQ*には21の電流が流れる。F
′1≦’l’ Q xのドレイン電位は、負荷抵抗器+
1 、により211’t、t!け低ドするが、ダイオー
ドD2の障壁電位φ・に対し、2IR,之φ、となるよ
うに、抵抗値1(2の値を選んでおくと、l−’ E 
’l’Q2のドレイン電位は、Vbb□−φ、にクラン
プされる。
Since current I always flows through Q4, at this time, current l flows through capacitor C1 from node N4 to node N3, and a current of 21 flows through FE'rQ*. F
'1≦'l' Q The drain potential of x is the load resistor +
1, by 211't,t! However, with respect to the barrier potential φ of the diode D2, the resistance value 1 (if the value of 2 is selected, l-' E
The drain potential of 'l'Q2 is clamped to Vbb□-φ.

よって、FETQ6のソース電位は、ゲート電位■レレ
、−φ−よりF E ’r Q aのしきい値電圧V 
rHだけ低い電位V bb 1−チー−V THとなる
3、このとき、FETQlのゲート電位V(N−は、レ
ベルシフトダイオードD4により、■姉、−3φm  
 V THとなる。
Therefore, the source potential of FETQ6 is equal to the threshold voltage V of F E 'r Q a from the gate potential ■rere and -φ-.
The potential V bb 1-chi-V TH becomes lower by rH. At this time, the gate potential V of FET Ql (N- is lowered by the level shift diode D4, -3φm
VTH.

一方、)’ E TQ 、 0) ソーX電位v(N 
s ) (t、キャパシタC1を通って流れる電流■に
よって降ドするが、F E ’1” Q 1ノケ−r−
電位Vtnt3φ−−VTHよりF E ’l’ Q 
、のしきい値電圧V TI4だけ低い電位VDDI  
 3φ−2VvHになッタトキ、1(′E’I’ Q 
、はオン状態に切り換わる。
On the other hand, )' E TQ , 0) So X potential v(N
s ) (t, dropped by the current ■ flowing through the capacitor C1, but F E '1''Q1 no k-r-
From the potential Vtnt3φ--VTH, F E 'l' Q
, the threshold voltage V TI4 is lower than the potential VDDI
Tattoki to 3φ-2VvH, 1('E'I' Q
, switches to the on state.

よってF E ’r Q sのゲート電位は、V be
 1からVDDI−φ8に降下し、FETQ、のソース
電位はV DD 1− V TM b’らV DD 1
  $ s  V TH<C降下スル。
Therefore, the gate potential of F E 'r Q s is V be
1 to VDDI-φ8, and the source potential of FETQ is V DD 1- V TM b' to V DD 1
$s V TH<C fall.

r・°E′rQ8のゲート電位V(Nt)はレベルシフ
トダイオード1)sicヨリ、VDD 1−2 φII
 −VTHから■沖、−3φ纏−VTHに降下する。F
ETQ冨のソース電位V (N 4)は、キャパシタC
1によりFETのスイッチ時間に比較して十分大きい時
定数でクランプされているので、F E ’l’ Q 
xがオン状態でのソース電位VDDI−2φ■−2VT
Hに等しい。
The gate potential V (Nt) of r・°E'rQ8 is from the level shift diode 1)sic, VDD 1-2 φII
- From -VTH to ■Oki, descend to -3φ Matoi-VTH. F
The source potential V (N 4) of ETQ is the capacitor C
1, it is clamped with a time constant that is sufficiently large compared to the switching time of the FET, so F E 'l' Q
Source potential VDDI-2φ■-2VT when x is on
Equal to H.

したがって、FE’l’Q、はオフ状態に切り換オ)る
Therefore, FE'l'Q, switches to the off state.

F E TQ 冨カ< 7 t ルト、F’ E ’l
’ Q 1ノ’)’ −1−電位はφ−だけ上昇し、キ
ャパシタC宜の両端の電位V (N s) 、V (N
 a) ハソit ソれVel 3φ−−2V THb
’らV帥1−2dvs   2VTM、VDI)1−2
φ@−2V T14 h’らVbo 1−$−2VvH
(C上昇スル。
F E TQ Tomika < 7 t Ruto, F' E 'l
'Q1ノ')' -1-The potential rises by φ-, and the potentials at both ends of the capacitor C are V (N s) and V (N
a) Hasot Sore Vel 3φ--2V THb
'ra V shu 1-2 dvs 2VTM, VDI) 1-2
φ@-2V T14 h' et Vbo 1-$-2VvH
(C rises.

以上で、最初に仮定したFE T Q 1がオフ、FE
T Q tがオンの状態が入れ換わったことになる。
With the above, the initially assumed FE T Q 1 is off, FE
This means that the on state of TQt has been switched.

以上のことから、第2図のソース結合マルチバイブレー
タ回路の出力電圧V (N 1)、 V (N *) 
、キャパシタC1の両端の電位V (N4)、V (N
3)およびキャパシタの両端にかかる電圧v (N4)
−V (N3)の時間に対する波形は、第3図に示すと
おりになる。
From the above, the output voltages V (N 1), V (N *) of the source-coupled multivibrator circuit in Fig. 2 are
, the potentials across the capacitor C1 V (N4), V (N
3) and the voltage applied across the capacitor v (N4)
The waveform of −V (N3) versus time is as shown in FIG.

ここで、発振周波数f0は、キャパシタC1の容呈Cと
、ソース結合スイッチ部の電流源となるFE TQ s
、Q aを流れる電流値Iと、キャパシタC1の両端に
かかる最大振幅電圧2φ日によって決まり、 −■ !。−■てコ四  ・・・・・・・・・・・・・・・・
(1)で表わされる。
Here, the oscillation frequency f0 is determined by the capacitance C of the capacitor C1 and the current source of the source-coupled switch unit FE TQ s
, determined by the current value I flowing through Qa and the maximum amplitude voltage 2φ applied across the capacitor C1, -■! . −■ Teko four ・・・・・・・・・・・・・・・・・・
It is expressed as (1).

〔発明が解決しようとする問題点〕 上記のような従来のF E ’I’マルチバイブレーク
回路は、発振周波数f0が障壁電位φ−に依存するため
、温度が高(なった場合に障壁電位φ日が低ドすること
により、発振周波数10が高くなるという問題点があっ
た。
[Problems to be Solved by the Invention] In the conventional F E 'I' multi-vibration circuit as described above, the oscillation frequency f0 depends on the barrier potential φ-. There is a problem in that the oscillation frequency 10 increases as the sun gets lower.

この発明は、かかる問題点を解決するためになされたも
ので、発振周波数の温度依存性が小さい1” lζ°l
゛マルチバイブレータ回路を得ることを目的とする。
This invention was made to solve this problem, and the oscillation frequency has a small temperature dependence.
``The purpose is to obtain a multivibrator circuit.

【問題点を解決するための手段〕[Means for solving problems]

この発明に係るFETマルチバイブレータ回路は、電流
源を構成する一対のF E Tのゲートとドレイン間を
温度補償用のダイオードによって接続したものである。
The FET multivibrator circuit according to the present invention has a gate and drain of a pair of FETs constituting a current source connected by a temperature compensation diode.

〔作用〕[Effect]

この発明においては、温度の上昇に伴って電流源を構成
する一対のN E Tのゲートとドレイン間に接続した
温度補償用のダイオードの障壁電位が低下し、電流源に
よって供給されるtl流が小さくなる。
In this invention, as the temperature rises, the barrier potential of the temperature compensation diode connected between the gate and drain of a pair of NETs constituting the current source decreases, and the tl current supplied by the current source decreases. becomes smaller.

〔実施例〕〔Example〕

第1図はこの発明のFETマルチバイブレータ回路の一
実施例を示す図である。
FIG. 1 is a diagram showing an embodiment of the FET multivibrator circuit of the present invention.

この図において、第2図と同一符号は同一部分を示し、
DSは温度補償用のダイオードで、電流源を構成する一
対のF E Tのゲートとドレイン間に接続されている
。R、はバイアス抵抗器で、FE”’ Q s −Q 
40両ゲート端子を定電圧電源v、1.□に接続する。
In this figure, the same symbols as in Fig. 2 indicate the same parts,
DS is a temperature compensation diode connected between the gate and drain of a pair of FETs forming a current source. R is a bias resistor, FE"' Q s -Q
40 both gate terminals are connected to a constant voltage power supply v, 1. Connect to □.

次に動作について説明する。Next, the operation will be explained.

第1図に示したFETマルチバイブレータ回路の発振周
波数10も第2図に示した従来の)=’ E ’1”マ
ルチバイブレータ回路の発振周波数f0と同じ<m<1
>式で表わされ、lす掲すると、−■ ”−4E7石  ”’””旧・・・山・・+11となる
The oscillation frequency 10 of the FET multivibrator circuit shown in Fig. 1 is also the same as the oscillation frequency f0 of the conventional )=' E '1'' multivibrator circuit shown in Fig. 2<m<1
>It is expressed by the formula, and when listed, it becomes -■ ``-4E7 stone ``'''''Old...Mountain...+11.

ここで、lはFETQ3.Q4を流れるドレイン電流値
、CはキャパシタC,の容量値、φ−はダイオードD 
1 、 D 11の障壁電位である。
Here, l is FETQ3. Drain current value flowing through Q4, C is capacitance value of capacitor C, φ- is diode D
1, D is the barrier potential of 11.

いま、温度が上昇すると、ダイオードD1.D!の障壁
電位φ勝が低下するが、この時ダイオード1〕sの障壁
電位φ―も同様に低下するため、I” E′l″Q3−
Q4のゲート電圧が低下して、F E TQ 3pQ4
を流れるドレイン電流値Iが低下する。
Now, when the temperature rises, the diode D1. D! The barrier potential φ- of the diode 1]s decreases, but at this time the barrier potential φ- of the diode 1]s also decreases, so I"E'l"Q3-
The gate voltage of Q4 decreases and F E TQ 3pQ4
The drain current value I flowing through the drain current decreases.

すなわち、障壁電位φ霞の低ドによる発振周波数1゜の
上91分を、ドレイン電流値lの低トによって相殺する
ことになるので、発振周波数10の温度依存性が小さく
なる。
That is, the 91-minute increase in the oscillation frequency of 1° due to the low barrier potential φ is offset by the low drain current value l, so that the temperature dependence of the oscillation frequency 10 becomes small.

障壁電位φ奪の温度係数は 41.vs 、 d、■、
で表わされ、FETの飽和領域におけるドレイン電流値
lは、 1 :K (V s  V tn ) ”・・”−−−
(2)と表わされる。
The temperature coefficient of barrier potential φ removal is 41. vs, d, ■,
The drain current value l in the saturation region of the FET is expressed as: 1:K (V s V tn ) "..."---
It is expressed as (2).

ただし、■、はゲート電圧、vvnはしきい値電圧、K
は係数である。
However, ■, is the gate voltage, vvn is the threshold voltage, K
is the coefficient.

第1図においては、ゲート電圧V、は障壁電位φ箇に等
しいから第(2)式は 1=K(φ健−VTH)2  ・−・・・・(2)′と
なる3、いま、係数に、しきい値電圧VTHの温度係数
が、障壁電位φ−の温度係数と比較してl゛分小いと仮
定すると、ドレイン電流■の温度係数化よ 西±/dT=石シ鴨;ヤ円/d’r・・(3)となり、
発振周波数f0の温度係数は 配亡/dT=−5LT!−/dT−+/dT=ThぢI
ト・?/ dT・・(4) となる。
In FIG. 1, since the gate voltage V is equal to the barrier potential φ, equation (2) becomes 1=K(φken−VTH)2 ・−・・・・(2)′3.Now, Assuming that the temperature coefficient of the threshold voltage VTH is l' smaller than the temperature coefficient of the barrier potential φ-, the temperature coefficient of the drain current ■ can be expressed as follows. Yen/d'r...(3),
The temperature coefficient of the oscillation frequency f0 is 0/dT=-5LT! −/dT−+/dT=ThぢI
to·? /dT...(4)

したがって、vTM=−φ■に選べば、発振周波数f0
の温度係数を従来のF E ’1’マルチパイフレータ
回路における発振周波数10の温度係数の14−9 /
d rit 1 倍に減少させることができる。
Therefore, if you choose vTM=-φ■, the oscillation frequency f0
The temperature coefficient of the conventional F E '1' multipiflator circuit is 14-9 /
d rit can be reduced by a factor of 1.

なお、上記実施例では電圧降下を制限するためのダイオ
ードD、、D、を1個ずつ設けたが、ダイオ−ドを2!
1以上直列に接続して設けてもよい、。
In the above embodiment, one diode D, , D, was provided to limit the voltage drop, but two diodes!
One or more may be connected in series.

また、同様に、各ダイオードD8.D4.D、も同様に
2個以上直列に接続した構成とすることができろ。
Similarly, each diode D8. D4. Similarly, two or more D can be connected in series.

〔発明の効果〕〔Effect of the invention〕

この発明は以上説明したとお9、電流源を構成する一対
のFETのゲー1−とドレイン間を温度補償用のダイオ
ードによって接続したので、温度の変化による発振周波
数の変化を温度補償用のダイオードで補償でき、発振周
波数の温度依存性を小さくできるという効果がある。
As explained above, in this invention, the gate 1- and the drain of the pair of FETs constituting the current source are connected by a temperature-compensating diode. This has the effect of being able to compensate and reduce the temperature dependence of the oscillation frequency.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明のFETマルチバイブレータ回路の一
実施例を示す図、第2図は従来のF” E ’I’マル
チバイブレータ回路を示す図、第3図は、第2図に示し
た従来のF E Tマルチパイプし・−夕回路における
内部電圧波形を示す図である。 図において、Q□〜Q、はF ET、 Ru、 )(2
は負荷抵抗器、R3はバイアス抵抗器、D□〜D4はダ
イオード、D、tよ温度?lIg!用のダイオード、C
1はキャパシタ、N1〜N4はノードである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄   (外2名)第1図 第2図
FIG. 1 is a diagram showing an embodiment of the FET multivibrator circuit of the present invention, FIG. 2 is a diagram showing a conventional F" E 'I" multivibrator circuit, and FIG. 3 is a diagram showing an example of the conventional FET multivibrator circuit shown in FIG. It is a diagram showing the internal voltage waveform in the FET multi-pipe circuit. In the figure, Q□~Q are FET, Ru, ) (2
is the load resistor, R3 is the bias resistor, D□~D4 are the diodes, and D and t are the temperature? lIg! Diode for C
1 is a capacitor, and N1 to N4 are nodes. Note that the same reference numerals in each figure indicate the same or corresponding parts. Agent Masuo Oiwa (2 others) Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] ソース結合スイッチに接続されるゲートおよびドレイン
が共通に接続された一対のFETからなる電流源と、そ
の障壁電位が温度上昇に伴って発振周波数を高くするパ
ラメータとして作用するように配置されたダイオードを
備えたFETマルチバイブレータ回路において、前記電
流源を構成する一対のFETのゲートとドレイン間を温
度補償用のダイオードによって接続したことを特徴とす
るFETマルチバイブレータ回路。
A current source consisting of a pair of FETs whose gates and drains are connected in common is connected to a source-coupled switch, and a diode is arranged so that its barrier potential acts as a parameter that increases the oscillation frequency as the temperature rises. 1. A FET multivibrator circuit comprising: a gate and drain of a pair of FETs constituting the current source are connected by a temperature compensation diode.
JP14438287A 1987-06-09 1987-06-09 Fet multivibrator circuit Pending JPS63306710A (en)

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JP14438287A JPS63306710A (en) 1987-06-09 1987-06-09 Fet multivibrator circuit
EP88304948A EP0294986B1 (en) 1987-06-09 1988-05-31 Multivibrator circuit employing field effect devices
DE8888304948T DE3873189T2 (en) 1987-06-09 1988-05-31 MULTIVIBRATOR CIRCUIT USING FIELD EFFECT TRANSISTORS.
US07/204,127 US4910472A (en) 1987-06-09 1988-06-06 Multivibrator circuit employing field effect devices

Applications Claiming Priority (1)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6391615A (en) * 1986-10-06 1988-04-22 Asahi Optical Co Ltd Manufacture of flexible pipe of endoscope

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Publication number Priority date Publication date Assignee Title
JPS6391615A (en) * 1986-10-06 1988-04-22 Asahi Optical Co Ltd Manufacture of flexible pipe of endoscope
JPH0547810B2 (en) * 1986-10-06 1993-07-19 Asahi Optical Co Ltd

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