JPS63300496A - Output circuit - Google Patents
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- JPS63300496A JPS63300496A JP62136902A JP13690287A JPS63300496A JP S63300496 A JPS63300496 A JP S63300496A JP 62136902 A JP62136902 A JP 62136902A JP 13690287 A JP13690287 A JP 13690287A JP S63300496 A JPS63300496 A JP S63300496A
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- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明はMO3型電界効果トランジスタによって構成さ
れた半導体集積回路における出力部に関し、特に出力波
形の安定化に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an output section in a semiconductor integrated circuit constituted by MO3 field effect transistors, and particularly to stabilization of output waveforms.
[従来の技術]
MOS)ランジスタを用いたダイナミックメモリにおい
て、列アドレス側をスタティック動作とし、アドレスの
切り換わりによって、同一行内のセルに対して、高速に
アクセスすることのできるスタティックカラムモードや
、高速ページモード、あるいは、一度のアクセスを4ビ
ツトに限定することによって、高速動作が可能となった
ニブルモードの実現によって、外部負荷にたいする出力
回路の役割が大きなものとなってきた。[Prior Art] In a dynamic memory using transistors (MOS), there is a static column mode in which the column address side is statically operated, and cells in the same row can be accessed at high speed by switching addresses. With the realization of page mode or nibble mode, which allows high-speed operation by limiting one-time access to 4 bits, the role of output circuits with respect to external loads has become more important.
第5図に、従来例で用いられている出力回路の回路図を
示す。この回路図は電源と、出力ノートDoutとの間
に設けられ、ゲートに信号φ0が供給される電界効果ト
ランジスタQ1と、出力ノードDou tと接地(GN
D)との間に接続され、ゲートに信号φO(オーバーパ
ー)が接続された電界効果トランジスタQ2とから成り
、一般に外部負荷として抵抗R1、R2と容MCとを想
定し浮遊インダクタンスLlとしてのリード線及びリー
ドビンのし成分とで全体の系が構成されている。FIG. 5 shows a circuit diagram of an output circuit used in a conventional example. This circuit diagram shows a field effect transistor Q1 which is provided between a power supply and an output node Dout, and whose gate is supplied with a signal φ0, and which is connected between the output node Dout and ground (GN
D) and a field effect transistor Q2 whose gate is connected to a signal φO (over par), and generally assumes resistors R1, R2 and a capacitor MC as external loads, and a lead as a stray inductance Ll. The entire system is made up of the wire and the lead bin component.
この出力回路は、電源側のトランジスタQ1のゲート信
号φ0がハイレベル(このトランジスタQ1がPチャネ
ルトランジスタである場合は低レベルである。しかしな
がら以下、この出力トランジスタをNチャネルトランジ
スタとして説明する)となって、トランジスタQ1がオ
ン状態となった場合には、出力ノードDoutに、この
トランジスタQ1を通して電源から電荷が供給され、出
力は高レベルになる。一方、接地側のトランジスタQ2
のゲート信号φ0(オーバーパー)がハイレベルとなる
と、このトランジスタQ2がオン状態となって、出力ノ
ードDoutの電荷を引き抜き、この出力ノードを低レ
ベルに1呆つ。また、ライト時や、リフレッシュ時の一
部のモード、あるいは、列アドレスストローブ信号CA
S (オーバーパー)が高レベル、つまり、非活性時等
は、この出力回路の2つの入力信号φ0、φ0(オーバ
ーパー)は、共に低レベルを保ち、2つのトランジスタ
Q1、Q2を共にオフ状態として、出力ハイインピーダ
ンス状態を保つという動作を行っている。In this output circuit, the gate signal φ0 of the transistor Q1 on the power supply side is at a high level (when this transistor Q1 is a P-channel transistor, it is at a low level. However, hereinafter, this output transistor will be explained as an N-channel transistor). When the transistor Q1 is turned on, charge is supplied to the output node Dout from the power supply through the transistor Q1, and the output becomes a high level. On the other hand, the ground side transistor Q2
When the gate signal φ0 (over par) becomes a high level, this transistor Q2 is turned on, extracts the charge from the output node Dout, and sets this output node to a low level. Also, some modes during write or refresh, or the column address strobe signal CA
When S (over par) is at a high level, that is, when it is inactive, the two input signals φ0 and φ0 (over par) of this output circuit both maintain a low level, and both transistors Q1 and Q2 are turned off. As a result, the output is kept in a high-impedance state.
上記出力回路は、通常の相補型CMOSインバータ等と
異なり、出力ハイインピーダンス状態を含んだトライス
テートの状態制御が要求され、しかもこの出力ハイイン
ピーダンス状態は、外部の回路構成によって異なり、高
レベル又は低レベルのフローティング状態や電源、接地
間の中間電位等のレベルが考えられる。第5図は、通常
のダイナミックラムのアクセスを規定する場合の外部負
荷条件であり、容MI 0OPFと、2つの抵抗(2T
TL負荷に相当する)とから構成され、出力ハイインピ
ーダンス時は、この2つの抵抗によって定まる電源、接
地間のある一定電位が出力ノードDoutレベルとなる
。Unlike ordinary complementary CMOS inverters, the above output circuit requires tri-state state control including an output high-impedance state, and this output high-impedance state varies depending on the external circuit configuration, and can be either high level or low level. Possible levels include a level floating state and an intermediate potential between the power supply and ground. Figure 5 shows the external load conditions when specifying normal dynamic RAM access, including a capacitor MI 0OPF and two resistors (2T
When the output is high impedance, a certain potential between the power supply and ground determined by these two resistors becomes the output node Dout level.
出力回路は、この様に外部回路との接続部であり、その
レベルが外部回路によって異なるトライステートの制御
を行わなければならない。通常は、データアンプから人
出力バスを通り、データアウトバッファに伝達される相
対のセルデータのり一ドデータを示すデータアウト信号
φD、φD(オーバーパー)と、CAS (オーバーパ
ー)とに同期しく外ビット系メモリの場合はOE(オー
ハーバー)同期)、アーリーライト、リフレッシュの判
定を伴う信号出力イネーブルφEとの論理出力信号をφ
0、φO(オーバーパー)とするものが一般的である。The output circuit is thus a connection part with an external circuit, and must be tri-state controlled so that its level differs depending on the external circuit. Normally, data out signals φD, φD (over par) and CAS (over par) indicating the relative cell data level data transmitted from the data amplifier to the data out buffer through the human output bus are In the case of bit-based memory, the logic output signal with the signal output enable φE that involves the judgment of OE (Overhaul synchronization), early write, and refresh is set to φ.
0, φO (over par) is common.
次に、外部回路の違いによる出力ノードDoutの波形
の違いを第7図の波形図を用いて説明する。時刻11時
点においてデータアンプの出力φD、φD(オーバーパ
ー)が決着し、φDが高レベル、φD(オーバーパー)
が低レベルとなった場合について述べる。時刻tlにお
いてφD、φD(オーバーパー)が決着し、データ出力
ビンに対する出力イネーブル信号φEが時刻t2におい
て活性化すると、データ出力の出力ノードDoutは時
刻t3において高レベルとなる。この時、第5図に示す
通常の出力負荷回路の場合は、外部抵抗R1、R2の抵
抗値比によって決定される電源と接地との中間レベルか
ら、電源レベルの高レベルとなる。一方、第6図に示す
様に、外部回路として、抵抗が存在せず負荷容量のみの
場合には、時刻t2以前の出力ハイインピーダンス時の
出力接点Doutレベルは、前出力のレベルが保存され
高レベルまたは低レベルの一方のレベルに固定されてお
り、この変動時の振幅はスタティックカラムモードのア
ドレスアクセス時や、高速動作のニブルモードアクセス
時の様に電源と接地との間のフルスイングとなる。Next, differences in the waveform of the output node Dout due to differences in external circuits will be explained using the waveform diagram of FIG. At time 11, the outputs φD and φD (over par) of the data amplifier are settled, and φD is at a high level and φD (over par).
Let's discuss the case where the level is low. When φD and φD (over par) are determined at time tl and the output enable signal φE for the data output bin is activated at time t2, the data output output node Dout becomes high level at time t3. At this time, in the case of the normal output load circuit shown in FIG. 5, the output level changes from an intermediate level between the power supply and ground determined by the resistance value ratio of the external resistors R1 and R2 to a high level of the power supply level. On the other hand, as shown in Fig. 6, when there is no resistance in the external circuit and only a load capacitance, the level of the output contact Dout when the output is high impedance before time t2 is the same as the level of the previous output and is high. It is fixed at either level or low level, and the amplitude when it fluctuates is a full swing between the power supply and ground, such as during address access in static column mode or nibble mode access in high-speed operation. .
次に、時刻t4において、出力制御信号φEが高レベル
のまま、データアンプの出力データDo、DO(オーバ
ーパー)の情報が反転する様な、スタティックカラムモ
ード等の動作を行う場合には、出力ノードDoutも同
様に、スタティック動作を行いデータ出力トランジスタ
のゲート信号φ0、φ0(オーバーパー)が反転して出
力ノードDOutも高レベルから低レベルの大振幅の変
化を行うことになる。次に時刻上6において、出力制御
信号φEが低レベルとなると、信号φO1φO(オーバ
ーパー)が共に低レベルとなり出力ノードはハイインピ
ーダンス状態となる。第5図に示す外部抵抗性の回路の
場合には、ハイインピーダンス状態となると出力ノード
DOutのレベルは抵抗比によって決定される中間レベ
ルに戻ろうとするが、第6図に示す外部回路負荷容量の
みの場合には、出力ハイインピーダンス状態が続く限り
前出力、つまりこの場合には、低レベルを保持する。Next, at time t4, when performing an operation such as a static column mode in which the output control signal φE remains at a high level and information on the output data Do and DO (over par) of the data amplifier is inverted, the output Similarly, the node Dout performs a static operation, and the gate signals φ0 and φ0 (over par) of the data output transistors are inverted, and the output node DOut also changes with a large amplitude from a high level to a low level. Next, at time 6, when the output control signal φE goes low, the signals φO1φO (over par) both go low, and the output node becomes a high impedance state. In the case of the external resistive circuit shown in FIG. 5, when it enters a high impedance state, the level of the output node DOut tries to return to the intermediate level determined by the resistance ratio, but only the external circuit load capacitance shown in FIG. In this case, the previous output, that is, the low level in this case, is held as long as the output high impedance state continues.
以上の様に、コラム側スタティック化を行ったスタティ
ックカラムモードや、出力を制御するCAS(オーバー
パー)の非活性時間が短く、高速動作が可能となったニ
ブルモード等において、又、第6図の様に、外部回路の
負荷として容量のみの場合には、どの様なアクセスの場
合にも、出力ノードDoutレベルは高レベルと低レベ
ルとの間のフルスイングとなり、大振幅でしかも高速で
変化することになる。As mentioned above, in the static column mode where the column side is made static, the nibble mode where the deactivation time of CAS (over par) that controls the output is short, and high-speed operation is possible, If the external circuit has only a capacitor as a load, the output node Dout level will be a full swing between high and low levels in any access, and will change with large amplitude and at high speed. I will do it.
[発明が解決しようとする問題点]
上述した従来の出力回路では最近のスタティックカラム
モードや高速化したニブルモードを採用すると、出力ノ
ードDoutを高速で、しかも大振幅で変化させなけれ
ばならない。しかしながら出力トランジスタを信号φO
1φ0(オーバーパー)で高速に切り換えるには、出力
レベルには、外部容量と、寄生インダクタンスとによっ
て、リンギングが生じ、実質的なアクセスが遅れるとい
う問題点がある。特に、トランジスタによる電荷の引き
抜きスピードが早くなる高レベルから低レベルへの変化
時には、振動が生じやすく、外部容量が大きく電源レベ
ルが高いときには、その出力ノードの変化幅が大きくな
っており、出力トランジスタQ2が引き抜かなければな
らない電荷量が大きいため、出力低レベルであるVol
レベルを越えて、振動を起こしてしまうことがある。つ
まり、実質的アクセスが遅くなってしまうという問題点
がある。[Problems to be Solved by the Invention] When the above-described conventional output circuit adopts the recent static column mode or high-speed nibble mode, the output node Dout must be changed at high speed and with a large amplitude. However, the output transistor is connected to the signal φO
In order to switch quickly at 1φ0 (over par), there is a problem in that ringing occurs in the output level due to external capacitance and parasitic inductance, and substantial access is delayed. In particular, oscillations are likely to occur when changing from a high level to a low level, where the speed at which the charge is extracted by the transistor increases.When the external capacitance is large and the power supply level is high, the range of change in the output node becomes large, and the output transistor Since the amount of charge that Q2 must extract is large, the output voltage is low.
Vibration may occur if the level is exceeded. In other words, there is a problem that actual access becomes slow.
[問題点を解決するための手段及び作用]本願第1発明
は第1基準電圧源と出力ノードとの間に設けられ第1制
御信号が供給される第1電界効果トランジスタと、上記
出力ノードと第2基準電圧源との間に設けられ第1制御
信号と相補な第2制御信号が供給される第2電界効果ト
ランジスタとを備えた出力回路において、上記第1制御
信号に基づきワンショットパルス信号を発生させる出力
レベル調整信号発生回路と、上記出力ノードと第2基準
電圧源との間に設けられゲートに上記ワンショットパル
ス信号の供給される第3電界効果トランジスタで構成さ
れる出力レベル調整回路とを有することを特徴としてい
る。[Means and operations for solving the problems] The first invention of the present application includes a first field effect transistor provided between a first reference voltage source and an output node and to which a first control signal is supplied; an output circuit including a second field effect transistor provided between the second reference voltage source and supplied with a second control signal complementary to the first control signal; and a third field effect transistor, which is provided between the output node and the second reference voltage source and whose gate is supplied with the one-shot pulse signal. It is characterized by having the following.
上記第1発明に牽連する本願第2発明は第1基準電圧源
と出力ノードとの間に設けられ第1制御信号が供給され
る第1電界効果トランジスタと、上記出力ノードと第2
基準電圧源との間に設けられ第1制御信号と相補な第2
制御信号が供給される第2電界効果トランジスタとを備
えた出力回路において、上記第1制御信号に基づきワン
ショットパルス信号を発生させる出力レベル調整信号発
生回路と、上記出力ノードと第1中間ノードとの間に設
けられた第1容量体と、上記第1中間ノードと上記第2
基準電圧源との間に設けられゲートに上記ワンショット
パルス信号の供給される第4電界効果トランジスタと、
上記第1基準電圧源と上記第1中間ノードとの間に設け
られゲートに上記第1制御信号の供給される第5電界効
果トランジスタとを備えた出力レベル調整回路とを有す
ることを特徴としている。A second invention of the present application linked to the first invention is a first field effect transistor provided between a first reference voltage source and an output node and to which a first control signal is supplied;
a second control signal provided between the reference voltage source and complementary to the first control signal;
a second field effect transistor to which a control signal is supplied; an output level adjustment signal generation circuit that generates a one-shot pulse signal based on the first control signal; and an output node and a first intermediate node. a first capacitor provided between the first intermediate node and the second intermediate node;
a fourth field effect transistor provided between a reference voltage source and having a gate supplied with the one-shot pulse signal;
and an output level adjustment circuit including a fifth field effect transistor provided between the first reference voltage source and the first intermediate node and having a gate supplied with the first control signal. .
更に、上記第1発明に牽連する本願第3発明は第1基準
電圧源と出力ノードとの間に設けられ第1制御信号が供
給される第1電界効果トランジスタと、上記出力ノード
と第2基準電圧源との間に設けられ第1制御信号と相補
な第2制御信号が供給される第2電界効果トランジスタ
とを備えた出力回路において、上記第1制御信号に基づ
きワンショットパルス信号を発生させる出力レベル調整
信号発生回路と、上記出力ノードと第2中間ノードとの
間に設けられた第1容量体と、出力ノードと第2中間ノ
ードとの間に設けられゲートに上記ワンショットパルス
信号の供給される第6電解効果トランジスタと、上記第
2中間ノードと上記第2基準電圧源との間に設けられゲ
ートに上記第1制御信号の供給される第7電解効果トラ
ンジスタと、上記第2中間ノードと上記第2基準電圧源
との間に設けられた第2容量体とを備えた出力レベル調
整回路を有することを特徴としている、本願各発明の出
力回路は、前記の様な高速アクセス、大振幅時のリンギ
ング発生によるアクセス遅れに対して、データ出力に先
行する第1制御信号変化を用いて、出力ノードのレベル
コントロールを行い、アクセス時の、大振幅変化を防止
して、リンギングを防ぎ実質的アクセスの高速化をはか
ろうとするものである。Furthermore, a third invention of the present application linked to the first invention is a first field effect transistor provided between a first reference voltage source and an output node and to which a first control signal is supplied; A one-shot pulse signal is generated based on the first control signal in an output circuit including a second field effect transistor provided between the voltage source and supplied with a second control signal complementary to the first control signal. an output level adjustment signal generating circuit, a first capacitor provided between the output node and the second intermediate node, and a gate provided between the output node and the second intermediate node that receives the one-shot pulse signal; a seventh field effect transistor provided between the second intermediate node and the second reference voltage source and having a gate supplied with the first control signal; The output circuit of each invention of the present application, which is characterized by having an output level adjustment circuit including a second capacitor provided between a node and the second reference voltage source, has the above-mentioned high-speed access, In response to access delays due to ringing during large amplitudes, the first control signal change that precedes data output is used to control the level of the output node, preventing large amplitude changes during accesses and preventing ringing. This is an attempt to substantially speed up access.
更に、本願第2発明と第3発明とに係る出力回路では、
出力ノードのレベルが第1容量体および第2容量体の容
量と外部負荷容量との容量分割で定められる。Furthermore, in the output circuit according to the second invention and the third invention of the present application,
The level of the output node is determined by the capacitance division between the capacitance of the first capacitor and the second capacitor and the external load capacitance.
したがって上述した従来の出力回路に対し、本発明は、
例えば入出力データパスや、データアンプ出力、又は、
出力トランジスタの制御信号φ0、φ0(オーバーパー
)等のセルデータ信号を用いて、リンギングの原因とな
る出力ノードのレベル変化時の変化量を少なくすること
を特徴とする特に、出力ノードが高レベルから低レベル
へ変化するとき、出力トランジスタ制御信号の変化を利
用して、あらかじめ出力ノードのレベルを下降させてお
くという独創的内容を有する。Therefore, in contrast to the conventional output circuit described above, the present invention has the following features:
For example, input/output data path, data amplifier output, or
It is characterized by using cell data signals such as output transistor control signals φ0 and φ0 (over par) to reduce the amount of change when the level of the output node changes, which causes ringing. It has the original content of lowering the level of the output node in advance by using the change in the output transistor control signal when the output node changes from low level to low level.
[実施例]
次に、本発明の実施例について図面を参照して説明する
。第1図は、本願第1発明の一実施例の回路図である。[Example] Next, an example of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of an embodiment of the first invention of the present application.
この回路図は、セルデータを出力するか否かを決定する
出力バッファ部、出力トランジスタ部、出力レベル調整
信号φX発生回路部及び出力レベル調整回路部を有して
おり、出力バッフ7部はセルデータを伝達する相補信号
φD、φD(オーバーパー)と、ライトサイクルかリー
ドサイクルかの情報及びリフレッシュ情報を有する出力
制御信号φEとに基づき動作する2人力ナンドゲー)N
AI、NA2とインバータ11、I2とて構成される。This circuit diagram includes an output buffer section that determines whether to output cell data, an output transistor section, an output level adjustment signal φX generation circuit section, and an output level adjustment circuit section. A two-man powered NAND game that operates based on complementary signals φD and φD (over par) that transmit data, and an output control signal φE that has information on whether it is a write cycle or a read cycle and refresh information)
It is composed of AI, NA2, inverter 11, and I2.
出力トランジスタ部は、第1および第2電界効果トラン
ジスタとしてのトランジスタQ1とQ2とて構成される
。本実施例では第1基準電圧源を電源とし、第2基準電
圧源を接地としている。出力レベル調整信号φX発生回
路部は、出力トランジスタQ1のゲート制御濡場φ0を
入力信号とするインバータI3と、3つのインバータI
4〜I6からなる奇数段インバータディレィ部(ディレ
ィ部のインバータの段数は奇数段であれば良くワンショ
ット幅はこの段数によって決めることができる。)と、
インバータI3の出力N1とディレィ部の出力N2とが
供給される2人力ナンドゲー) N A 3と、このナ
ントゲートの出力接点N3を入力信号とするインバータ
I7とから成り、このインバータ■7の出力接点が出力
レベル調整信号φXの出力ノードとなる。The output transistor section includes transistors Q1 and Q2 as first and second field effect transistors. In this embodiment, the first reference voltage source is used as the power supply, and the second reference voltage source is used as the ground. The output level adjustment signal φX generation circuit section includes an inverter I3 which receives the gate control field φ0 of the output transistor Q1 as an input signal, and three inverters I
an odd-numbered stage inverter delay section consisting of 4 to I6 (the number of inverter stages in the delay section may be an odd number, and the one-shot width can be determined by this number of stages);
It consists of a two-man powered NAND game (NA3) to which the output N1 of the inverter I3 and the output N2 of the delay section are supplied, and an inverter I7 whose input signal is the output contact N3 of this NAND gate. becomes the output node of the output level adjustment signal φX.
出力レベル調整回路部は出力ノードDoutと接地との
間に接続され、ゲートに出力レベル調整信号φXが入力
する第3電界効果トランジスタとしてのトランジスタQ
3によって構成される。出力レベル調整信号φXは、出
力ノードが高レベルからバインピーダンス状態に変化す
る時点、つまり、出力トランジスタQ1のゲート信号φ
0が高レベルから低レベルへ変化する立ち下がりを利用
した一定時間のみハイレベルとなるワンショットパルス
信号である。このワンショットパルス信号を利用して、
出力ノードが高レベルからハイインピーダンスとなった
直後の、ハイフロート状態における出力ノードDout
のレベルをゲートに出力レベル調整信号φXを入力させ
たトランジスタQ3を一定時間オンさせることによって
引きおとし、次の低レベル出力時のスイング幅を小さく
して、リンギングを防ぎ実質的にアクセスを速くしてい
る。The output level adjustment circuit section includes a transistor Q as a third field effect transistor connected between the output node Dout and the ground, and having the output level adjustment signal φX input to the gate.
Consisting of 3. The output level adjustment signal φX is set at the time when the output node changes from a high level to a bipedance state, that is, the gate signal φ of the output transistor Q1.
This is a one-shot pulse signal that uses the falling edge of 0 to change from high level to low level and remains high level only for a certain period of time. Using this one-shot pulse signal,
Output node Dout in a high float state immediately after the output node changes from high level to high impedance
By turning on the transistor Q3 to which the output level adjustment signal φX is inputted to the gate for a certain period of time, the level of the transistor Q3 is turned on for a certain period of time to reduce the swing width at the next low level output, thereby preventing ringing and substantially speeding up the access. ing.
次に本実施例の動作を第2図に示すタイミング図を用い
て説明する。時刻t1以前に、セルの旧データの読みだ
しが行われ、データアンプを通して、相補データ信号φ
D、φD(オーバーパー)にセルデータが伝達されてい
るものとする。時刻t1において、このサイクルのリー
ド判定が行われ、出力制御φEが高レベルとなり、出力
バッファが活性化される。時刻t2においてデータ信号
φDの高レベルと、出力制御信号φEの高レベルをうけ
て出力トランジスタQ1のゲート信号φ0が高レベルと
なる。時刻t3になると、信号φ0が高レベルとなった
ことをうけて、出力トランジスタQ1がオンして、出力
ノードDOutがV。Next, the operation of this embodiment will be explained using the timing diagram shown in FIG. Before time t1, the old data of the cell is read out, and the complementary data signal φ is output through the data amplifier.
It is assumed that cell data is transmitted to D and φD (over par). At time t1, a read determination for this cycle is made, the output control φE becomes high level, and the output buffer is activated. At time t2, the gate signal φ0 of the output transistor Q1 goes high in response to the high level of the data signal φD and the high level of the output control signal φE. At time t3, in response to the signal φ0 becoming high level, the output transistor Q1 is turned on, and the output node DOut becomes V.
hレベルを越えて、高レベルとなる。時刻t4において
出力制御信号φEが低レベルとなると、φ0は低レベル
に変化することになる。このとき、出力ノードDout
のレベル調整信号φX発生回路の出力N1は、ゲート信
号φOに対しインバータ一段部のディレィをとった逆相
信号となり、さらにインバータI4、I5、工6のディ
レィ部の出力N2は、出力N1に対し、さらにインバー
タ3段分のディレィをとった出力N1の逆相信号となる
ため、これら2つの出力が供給される2人力ナンドの出
力N3は一定時間のみ低レベルとなるワンショットパル
ス信号となり、信号φXはその逆相の一定時間のみ高レ
ベルとなるワンショットパルス信号となる。一方、時刻
t6において信号φD、φD(オーバーパー)が逆転し
、信号φDが低レベル、信号φD(オーバーパー)が高
レベルどなると時刻t7において、信号φEが高レベル
となって出力バッファが活性化した後に、時刻t8にお
いて、出力トランジスタQ2のゲート信号であるφ0(
オーバーパー)信号が高レベルとなり、出力ノードDo
utに蓄えられた電荷を引き落し始めるのであるが、時
刻t5における信号φ0の立ち下がりによるワンショッ
トパルス信号φXによって、トランジスタQ3が一定期
時オンするため出力ノードDoutのハイフロートレベ
ルは放電され、ある程度低く下げられる。ここでの出力
ノードDoutのレベルはワンショットパルス信号φ0
の高レベル幅によって自由に設定することができる。こ
のように時刻t8において、出力トランジスタQ2によ
って高速に電荷を引き抜く以前に、この電荷量を低減さ
せておけるので、リンギングを防ぐことができ、従来例
に示す様なリンギングによるアクセス遅れを防ぐことが
できる。It becomes a high level when it exceeds the h level. When the output control signal φE becomes low level at time t4, φ0 changes to low level. At this time, the output node Dout
The output N1 of the level adjustment signal φX generation circuit is a negative phase signal with a delay of one stage of the inverter with respect to the gate signal φO, and the output N2 of the delay part of the inverters I4, I5, and 6 is a signal with a negative phase with respect to the gate signal φO. , the output N1 becomes a reverse phase signal with a delay of three inverter stages, so the output N3 of the two-man NAND to which these two outputs are supplied becomes a one-shot pulse signal that remains at a low level only for a certain period of time, and the signal φX becomes a one-shot pulse signal that is at a high level only for a certain period of time in the opposite phase. On the other hand, at time t6, the signals φD and φD (over par) are reversed, and the signal φD is at a low level and the signal φD (over par) is at a high level. At time t7, the signal φE is at a high level and the output buffer is activated. At time t8, the gate signal of the output transistor Q2, φ0(
over par) signal becomes high level, and the output node Do
The charge stored in ut begins to be drawn down, but the one-shot pulse signal φX caused by the fall of the signal φ0 at time t5 turns on the transistor Q3 for a certain period of time, so the high float level of the output node Dout is discharged. It can be lowered to some extent. The level of the output node Dout here is the one-shot pulse signal φ0
can be set freely by the high level width. In this manner, at time t8, the amount of charge can be reduced before the charge is rapidly extracted by the output transistor Q2, so ringing can be prevented, and access delays due to ringing as shown in the conventional example can be prevented. can.
第3図は本願第2発明の一実施例の回路図であり、出力
回路の第2出力レベル調整回路を示す。FIG. 3 is a circuit diagram of an embodiment of the second invention of the present application, showing a second output level adjustment circuit of the output circuit.
この回路は出力ノードDoutと接点N4との間に接続
された容量体C2と、電源と接点N4との間に接続され
ゲートに出力トランジスタ制御信号φ0が供給される第
5電界効果トランジスタとしてのトランジスタQ6と、
接点N4と接地との間に接続されゲートに出力レベル調
整信号φXを入力した第4電界効果トランジスタとして
のトランジスタQ4とから成る。第1発明の一実施例と
同様に出力レベル調整信号φXは一定時間のみ高レベル
となるワンショット信号である。出力ノードDoutが
高レベルの時は、ゲートに信号φ0を入力したトランジ
スタQ5がオンしているため、接点N4は高レベルに充
電されている。一方この時、トランジスタQ4は、信号
φXが低レベルとなっているためオンしていない。時刻
t5における、出力ノードDoutの高レベルから、ハ
イインピーダンスとなる信号φ0の立ち下がりをトリガ
とするワンショットパルス信号φXによってトランジス
タQ4がオンする。その結果、接点N4のレベルを引き
落し、容量体C2を通して出力ノードDoutのレベル
を引き落とす。このときは信号φ0はすてに低レベルで
あるためトランジスタQ5はオンしておらず貫通電流は
流れない。又、出力ノードの引き落しレベルは、外部負
荷容量C1と、容量体C2との容量比で決定される。こ
れによって、φ0(オーバーパー)信号が高レベルとな
る時刻18時点での出力ノードの電荷引き抜き量は低減
され、リンギングを防ぐことができ、アクセス遅れを防
ぐことができる。This circuit includes a capacitor C2 connected between the output node Dout and the contact N4, and a transistor serving as a fifth field effect transistor connected between the power supply and the contact N4 and whose gate is supplied with the output transistor control signal φ0. Q6 and
The fourth field effect transistor Q4 is connected between the contact N4 and the ground and has an output level adjustment signal φX input to its gate. Similar to the embodiment of the first invention, the output level adjustment signal φX is a one-shot signal that remains at a high level only for a certain period of time. When the output node Dout is at a high level, the transistor Q5 whose gate receives the signal φ0 is on, so the contact N4 is charged to a high level. On the other hand, at this time, the transistor Q4 is not turned on because the signal φX is at a low level. At time t5, the transistor Q4 is turned on by the one-shot pulse signal φX triggered by the fall of the signal φ0 from the high level of the output node Dout to high impedance. As a result, the level of the contact N4 is lowered, and the level of the output node Dout is lowered through the capacitor C2. At this time, since the signal φ0 is at a low level, the transistor Q5 is not turned on and no through current flows. Further, the withdrawal level of the output node is determined by the capacitance ratio between the external load capacitance C1 and the capacitor C2. As a result, the amount of charge extracted from the output node at time 18 when the φ0 (over par) signal becomes high level is reduced, ringing can be prevented, and access delay can be prevented.
第4図は、本願第3発明の一実施例の回路図であり、上
記第2発明の実施例と同様に出力回路の第3出力レベル
調整回路のみを示す。この回路図は出力ノードDout
と接点N5との間に接続されゲートに出力レベル調整信
号φXを人力した第6電界効果トランジスタとしてのト
ランジスタQ6と、接点N5と接地との間に接続されゲ
ートに出力制御信号φ0を入力した第7電界効果トラン
ジスタとしてのトランジスタQ7と、同じく接点N5と
接地との間に接続された容量体C3とから成り、出力レ
ベルが高レベルのときはトランジスタQ7がオン状態、
トランジスタQ6がオフ状態のため、接点N5は低レベ
ルにおさえられている。FIG. 4 is a circuit diagram of an embodiment of the third invention of the present application, and similarly to the embodiment of the second invention, only the third output level adjustment circuit of the output circuit is shown. This circuit diagram shows the output node Dout
and a transistor Q6 as a sixth field effect transistor connected between the contact N5 and the gate and inputting the output level adjustment signal φX to the gate, and a sixth field effect transistor connected between the contact N5 and the ground and inputting the output control signal φ0 to the gate. 7 Consists of a transistor Q7 as a field effect transistor and a capacitor C3 connected between a contact N5 and the ground, and when the output level is high, the transistor Q7 is in an on state.
Since transistor Q6 is in an off state, contact N5 is kept at a low level.
信号φ0が低レベルとなりφXのワンショットハイレベ
ルが発生すると、トランジスタQ7はオフ状態となり、
トランジスタQ6は一定時間オン状態となる。このため
出力ノードDoutのレベルは外部負荷容11c1と容
量体C3との容量分割により下げられ、第2発明の一実
施例と同様にリンギングが防がれ、アクセス遅れを防ぐ
ことができる。When the signal φ0 becomes low level and a one-shot high level of φX occurs, the transistor Q7 is turned off.
Transistor Q6 remains on for a certain period of time. Therefore, the level of the output node Dout is lowered by capacitance division between the external load capacitor 11c1 and the capacitor C3, and as in the embodiment of the second invention, ringing is prevented and access delay can be prevented.
[発明の効果]
以上説明したように、本発明は、例えば出力トランジス
タのゲート信号のような第1制御信号の立ち下がり、つ
まり、出力ノードが第1基準電圧レベルから、ハイイン
ピーダンス、(ハイフロートレベル)に変わる時点をト
リガとするワンショットパルス信号を発生させ、この出
力レベルに調整信号を出力レベル調整トランジスタのゲ
ートコントロール信号とすることによって、出力ノード
のレベルを予め引き落としておき、次の出力ノードのレ
ベル変化時の第2電界効果トランジスタによる電荷引き
抜き量を少なくすることができる。[Effects of the Invention] As described above, the present invention has the advantage that, when the first control signal, such as the gate signal of the output transistor, falls, that is, the output node changes from the first reference voltage level to high impedance (high float). By generating a one-shot pulse signal that is triggered by the point at which the output level changes to The amount of charge extracted by the second field effect transistor when the level of the node changes can be reduced.
その結果リンギングを防止することができ、実質的アク
セス遅れを防ぐことができる。しかも出力ノードのレベ
ルを引き落とすのは、出力ハイレベルからハイフロート
レベルへの変化時のみてあり、そのレベル目体も、第1
発明のように出力レベル調整信号のワンショットパルス
幅、つまり、出力調整信号発生回路のディレィ幅や、第
2および第3発明のように外部容JICIに対する容量
体の値の調整により行うことができる。As a result, ringing can be prevented and substantial access delays can be prevented. Moreover, the level of the output node is only lowered when the output high level changes to the high float level, and the level object is also
This can be done by adjusting the one-shot pulse width of the output level adjustment signal, that is, the delay width of the output adjustment signal generation circuit as in the invention, or by adjusting the value of the capacitor with respect to the external capacitor JICI as in the second and third inventions. .
第1図は第1発明の一実施例を示す回路図、第2図は出
力部の主要信号の波形を示すグラフ、第3図は第2発明
の一実施例を示す回路図、第4図は第3発明の一実施例
を示す回路図、第5図及び第6図は外部負荷回路を加え
た従来の出力回路の構成をそれぞれ示す回路図、第7図
は従来例の波形図である。
Ql、 Q2. Q3. Q4. Q5.
Q6. Q7・・・・電界トランジスタ、
N A 1 、 N A 2 、 N A 3・・
ナントゲート、■1〜I7・・・インバータ、
CI、C2・・・容量体。
特許出願人 日本電気株式会社
代理人 弁理士 桑 井 清 −
第1図
第3図 第4図
第2図
第5図
第6図FIG. 1 is a circuit diagram showing an embodiment of the first invention, FIG. 2 is a graph showing waveforms of main signals of the output section, FIG. 3 is a circuit diagram showing an embodiment of the second invention, and FIG. 4 is a circuit diagram showing an embodiment of the third invention, FIGS. 5 and 6 are circuit diagrams showing the configuration of a conventional output circuit including an external load circuit, and FIG. 7 is a waveform diagram of the conventional example. . Ql, Q2. Q3. Q4. Q5.
Q6. Q7...Electric field transistor, NA1, NA2, NA3...
Nant gate, ■1 to I7...inverter, CI, C2...capacitor. Patent applicant: NEC Corporation Representative Patent attorney Kiyoshi Kuwai - Figure 1 Figure 3 Figure 4 Figure 2 Figure 5 Figure 6
Claims (3)
1制御信号が供給される第1電界効果トランジスタと、
上記出力ノードと第2基準電圧源との間に設けられ第1
制御信号と相補な第2制御信号が供給される第2電界効
果トランジスタとを備えた出力回路において、 上記第1制御信号に基づきワンショットパルス信号を発
生させる出力レベル調整信号発生回路と、上記出力ノー
ドと第2基準電圧源との間に設けられゲートに上記ワン
ショットパルス信号の供給される第3電界効果トランジ
スタで構成される出力レベル調整回路とを有することを
特徴とする出力回路。(1) a first field effect transistor provided between a first reference voltage source and an output node and supplied with a first control signal;
a first reference voltage source provided between the output node and the second reference voltage source;
An output circuit comprising: a second field effect transistor to which a second control signal complementary to the control signal is supplied; an output level adjustment signal generation circuit for generating a one-shot pulse signal based on the first control signal; An output level adjustment circuit comprising a third field effect transistor provided between a node and a second reference voltage source and having a gate supplied with the one-shot pulse signal.
1制御信号が供給される第1電界効果トランジスタと、
上記出力ノードと第2基準電圧源との間に設けられ第1
制御信号と相補な第2制御信号が供給される第2電界効
果トランジスタとを備えた出力回路において、 上記第1制御信号に基づきワンショットパルス信号を発
生させる出力レベル調整信号発生回路と、上記出力ノー
ドと第1中間ノードとの間に設けられた第1容量体と、
上記第1中間ノードと上記第2基準電圧源との間に設け
られゲートに上記ワンショットパルス信号の供給される
第4電界効果トランジスタと、上記第1基準電圧源と上
記第1中間ノードとの間に設けられゲートに上記第1制
御信号の供給される第5電界効果トランジスタとを備え
た出力レベル調整回路とを有することを特徴とする出力
回路。(2) a first field effect transistor provided between the first reference voltage source and the output node and supplied with the first control signal;
a first reference voltage source provided between the output node and the second reference voltage source;
An output circuit comprising: a second field effect transistor to which a second control signal complementary to the control signal is supplied; an output level adjustment signal generation circuit for generating a one-shot pulse signal based on the first control signal; a first capacitor provided between the node and the first intermediate node;
a fourth field effect transistor provided between the first intermediate node and the second reference voltage source and having a gate supplied with the one-shot pulse signal; an output level adjustment circuit comprising: a fifth field effect transistor provided between the transistors and having a gate supplied with the first control signal;
1制御信号が供給される第1電界効果トランジスタと、
上記出力ノードと第2基準電圧源との間に設けられ第1
制御信号と相補な第2制御信号が供給される第2電界効
果トランジスタとを備えた出力回路において、 上記第1制御信号に基づきワンショットパルス信号を発
生させる出力レベル調整信号発生回路と、上記出力ノー
ドと第2中間ノードとの間に設けられゲートに上記ワン
ショットパルス信号の供給される第6電界効果トランジ
スタと、上記第2中間ノードと上記第2基準電圧源との
間に設けられゲートに上記第1制御信号の供給される第
7電界効果トランジスタと、上記第2中間ノードと上記
第2基準電圧源との間に設けられた第2容量体とを備え
た出力レベル調整回路を有することを特徴とする出力回
路。(3) a first field effect transistor provided between the first reference voltage source and the output node and supplied with the first control signal;
a first reference voltage source provided between the output node and the second reference voltage source;
An output circuit comprising: a second field effect transistor to which a second control signal complementary to the control signal is supplied; an output level adjustment signal generation circuit for generating a one-shot pulse signal based on the first control signal; a sixth field effect transistor provided between the node and the second intermediate node and having the gate supplied with the one-shot pulse signal; and a sixth field effect transistor provided between the second intermediate node and the second reference voltage source and having the gate supplied with the one-shot pulse signal. The output level adjustment circuit includes a seventh field effect transistor to which the first control signal is supplied, and a second capacitor provided between the second intermediate node and the second reference voltage source. An output circuit featuring:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62136902A JPS63300496A (en) | 1987-05-29 | 1987-05-29 | Output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62136902A JPS63300496A (en) | 1987-05-29 | 1987-05-29 | Output circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63300496A true JPS63300496A (en) | 1988-12-07 |
Family
ID=15186239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62136902A Pending JPS63300496A (en) | 1987-05-29 | 1987-05-29 | Output circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63300496A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01295515A (en) * | 1988-05-23 | 1989-11-29 | Mitsubishi Electric Corp | Output circuit |
JPH02203490A (en) * | 1989-02-01 | 1990-08-13 | Mitsubishi Electric Corp | Semiconductor memory |
JPH02231811A (en) * | 1989-03-03 | 1990-09-13 | Mitsubishi Electric Corp | Output circuit |
JPH07220476A (en) * | 1993-12-31 | 1995-08-18 | Hyundai Electron Ind Co Ltd | Data output buffer |
-
1987
- 1987-05-29 JP JP62136902A patent/JPS63300496A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01295515A (en) * | 1988-05-23 | 1989-11-29 | Mitsubishi Electric Corp | Output circuit |
JPH02203490A (en) * | 1989-02-01 | 1990-08-13 | Mitsubishi Electric Corp | Semiconductor memory |
JPH02231811A (en) * | 1989-03-03 | 1990-09-13 | Mitsubishi Electric Corp | Output circuit |
JPH07220476A (en) * | 1993-12-31 | 1995-08-18 | Hyundai Electron Ind Co Ltd | Data output buffer |
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