JPS63293645A - Trouble detecting device - Google Patents
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- JPS63293645A JPS63293645A JP62128241A JP12824187A JPS63293645A JP S63293645 A JPS63293645 A JP S63293645A JP 62128241 A JP62128241 A JP 62128241A JP 12824187 A JP12824187 A JP 12824187A JP S63293645 A JPS63293645 A JP S63293645A
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はLSIそれ自体や論理回路の試験技術さらには
その故障検出技術に関し、例えば、LSIの良否判定に
適用して有効な技術に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a technology for testing LSIs themselves and logic circuits, as well as a technology for detecting their failures. be.
LSIの論理や結線に対する故障検出技術としては、試
験対象LSIの性質や試験の目的に応じて従来種々の方
式が提供されており、例えば、昭和60年12月25日
オーム社発行の「マイクロコンピュータハンドブックJ
P730乃至P732などに記載されているように、
入カバターンとして擬似乱数を用いて、それによる出力
を圧縮して良否の判定を行うようなコンパクト試験方式
や、試験モードの設定に呼応して回路内の順序回路を直
列に接続することができるようにして、それをシフトレ
ジスタとして動作させることで内部回路を全て組合せ回
路として扱うようにしたLSSD(レベル・センシティ
ブ・スキャン・デザイン)方式を利用することができる
。Conventionally, various methods have been provided as failure detection technology for LSI logic and wiring, depending on the nature of the LSI to be tested and the purpose of the test. Handbook J
As described in P730 to P732,
A compact test method uses pseudo-random numbers as input patterns and compresses the resulting output to determine pass/fail, and sequential circuits in the circuit can be connected in series in accordance with the test mode settings. By operating it as a shift register, it is possible to use the LSSD (Level Sensitive Scan Design) method in which all internal circuits are treated as combinational circuits.
ところで、上記コンパクト試験方式においては、ランダ
ムパターン発生器やデータの圧縮器などが必要とされる
と共にプロセッサのような複雑な順序回路では充分な故
障検出率を得ることができない。また、LSSD方式で
は、テストモードにおいて順序回路を組合せ回路として
扱い得るような回路構成を予め所定の順序回路に施して
おかなければならない。したがって、LSIの良否を選
別するための試験方式として上記技術を採用した場合に
は、両者共に試験方式が複雑であり、特に前者の場合に
はプロセッサのような順序回路を含むLSIに対して故
障検出率が低いという点で問題があり、また、後者の場
合には、試験のための回路構成が複雑で、LSIそれ自
体や種々の論理回路の良否を選別するためにだけ採用す
るには無駄が多過ぎてしまう。By the way, the above-mentioned compact testing method requires a random pattern generator, a data compressor, etc., and cannot obtain a sufficient fault coverage rate with a complicated sequential circuit such as a processor. Further, in the LSSD method, a predetermined sequential circuit must be configured in advance so that it can be treated as a combinational circuit in a test mode. Therefore, when the above-mentioned technology is adopted as a test method for determining whether LSI is good or bad, both test methods are complicated, and especially in the case of the former, failure may occur for LSIs including sequential circuits such as processors. There is a problem in that the detection rate is low, and in the latter case, the circuit configuration for testing is complex, and it is useless to use it only to screen the acceptability of the LSI itself or various logic circuits. There are too many.
本発明の目的は、LSIの良否選別のための試験を簡単
な構成によって行うことができる故障検出装置を提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a failure detection device that can perform a test for determining whether an LSI is good or bad with a simple configuration.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、所定のサイクルに従って順次データが伝播さ
れる信号線のデータを並列型加算器のような加算手段で
オーバーフローすることなく逐次加算し、その加算結果
をD型ラッチ回路のような記憶手段により、信号線に対
するデータの伝播サイクルに呼応したタイミングで順次
更新して記憶するものである。That is, data on signal lines through which data is propagated sequentially according to a predetermined cycle is sequentially added by an adding means such as a parallel adder without overflowing, and the addition result is stored by a storage means such as a D-type latch circuit. The data is sequentially updated and stored at a timing corresponding to the data propagation cycle on the signal line.
上記した手段によれば、試験対象LSIを所定ステップ
数動作させたときに記憶手段から得られるデータを期待
値と比較することによって、当該LSIの故障検出、即
ち良否判定を行うことができることにより、LSIの良
否選別試験を簡単な構成で且つ短時間に達成するもので
ある。According to the above-mentioned means, by comparing the data obtained from the storage means with the expected value when the LSI to be tested is operated for a predetermined number of steps, it is possible to detect a failure of the LSI, that is, to judge whether it is good or bad. The present invention is intended to accomplish an LSI pass/fail screening test with a simple configuration and in a short time.
第1図は本発明の一実施例を示す回路図である。 FIG. 1 is a circuit diagram showing one embodiment of the present invention.
第1図に示される故障検出装置は、特に制限されないが
、マイクロプロセッサ、マイクロコンピュータ、或いは
音声合成LSIや画像処理LSIなどのディジタル信号
処理プロセッサなどのLSIに内蔵されて適用されるも
のである。The failure detection device shown in FIG. 1 is applicable to, but is not particularly limited to, a built-in LSI such as a microprocessor, a microcomputer, or a digital signal processing processor such as a voice synthesis LSI or an image processing LSI.
第1図においてDBは、故障検出回路が内蔵されている
LSIに含まれている内部データバスであり、特に制限
されないが、0本の信号線DLl乃至DLnによって構
成されている。内部データバスDr3には、特に制限さ
れないが、当該LSIの機能に応じた各種機能ブロック
が接続されており、特に図示はしないが、マイクロプロ
セッサの場合には、プログラムカウンタ、スタックポイ
ンタ、アドレスポインタなどの各種アドレス制御用レジ
スタ、演算制御用の各種専用/汎用レジスタ、命令制御
用のインストラクションレジスタ、アキュムレータ、テ
ンポラリレジスタ、及び論理演算ユニットなどが結合さ
れている。また、ディジタル信号処理プロセッサの場合
には、上記した機能ブロックのほかに、当該LSIの機
能に応じてプログラムメモリ、データメモリ、入出力回
路などが結合されている。したがって、当該LSIが動
作されると、その動作の為のプログラム及び当該LSI
のマシンサイクルに呼応して、内部データバスDBには
、演算系データや制御系データなどの所定のデータが伝
播される。In FIG. 1, DB is an internal data bus included in an LSI with a built-in failure detection circuit, and is composed of zero signal lines DLl to DLn, although this is not particularly limited. Although not particularly limited, the internal data bus Dr3 is connected to various functional blocks depending on the functions of the LSI, such as a program counter, stack pointer, address pointer, etc. in the case of a microprocessor, although not particularly shown. Various address control registers, various dedicated/general-purpose registers for operation control, instruction registers for command control, accumulators, temporary registers, logical operation units, etc. are combined. Furthermore, in the case of a digital signal processor, in addition to the above-mentioned functional blocks, a program memory, a data memory, an input/output circuit, etc. are combined depending on the function of the LSI. Therefore, when the LSI is operated, the program for that operation and the LSI are
In response to machine cycles, predetermined data such as calculation system data and control system data is propagated to the internal data bus DB.
第1図においてADDは、信号線DLl乃至DLn上の
データを加算する加算手段であり、例えばn段の全加算
回路FAl乃至FAnをループ状に結合した並列型加算
器によって構成されている。In FIG. 1, ADD is an adding means for adding data on signal lines DLl to DLn, and is constituted by, for example, a parallel adder in which n stages of full adder circuits FAl to FAn are connected in a loop.
即ち、夫々の全加算回路FA工乃至F A nは、−対
のデータ入力端子Da及びDbから供給される加算す入
きデータと、キャリー入力端子Ciから供給されるキャ
リー情報(桁上げ情報)とに基づいて、当該1組の入力
データの和とキャリー情報とを求め、その和のデータを
データ出力端子Sから出力すると共、そのときの加算結
果に対応するキャリー情報をキャリー出力端子COから
出力するように、夫々同一の構成を有している。そして
、各全加算回路FA□乃至F A nの一方のデータ入
力端子Daは、夫々に対応する信号線DL□乃至DLn
に結合され、前段の全加算回路のキャリー出力端子Co
は次段の全加算回路の他方のデータ入力端子Dbに結合
されると共に、前段の全加算回路の加算結果データ出力
端子Sは次段の全加算回路のキャリー入力端子Ciに結
合され、更に、最終段の全加算回路のキャリー出力端子
COは初段の全加算回路のデータ入力端子Dbに帰還接
続されると共に、最終段の全加算回路の加算結果データ
出力端子Sは初段の全加算回路のキャリー入力端子Ci
に帰還接続されており、全加算回路の有限の接続段数に
おいてもそれによる加算データが途中で失われないよう
になっている。That is, each of the full adder circuits FA to FAn receives addition input data supplied from the negative pair of data input terminals Da and Db, and carry information (carry information) supplied from the carry input terminal Ci. Based on this, the sum and carry information of the set of input data is calculated, and the sum data is output from the data output terminal S, and the carry information corresponding to the result of the addition is output from the carry output terminal CO. They each have the same configuration so as to output. One data input terminal Da of each full adder circuit FA□ to F A n is connected to the corresponding signal line DL□ to DLn, respectively.
is coupled to the carry output terminal Co of the full adder circuit in the previous stage.
is coupled to the other data input terminal Db of the full adder circuit in the next stage, and the addition result data output terminal S of the full adder circuit in the previous stage is coupled to the carry input terminal Ci of the full adder circuit in the next stage. The carry output terminal CO of the final stage full adder circuit is feedback-connected to the data input terminal Db of the first stage full adder circuit, and the addition result data output terminal S of the final stage full adder circuit is the carry output terminal of the first stage full adder circuit. Input terminal Ci
, so that the added data is not lost on the way even if the number of connected stages of the full adder circuit is limited.
第1図においてMMは、上記加算手段としての並列型加
算器ADDの出力を順次更新して記憶する記憶手段であ
り、例えば、並列型加算器ADDを構成する夫々の全加
算回路FAよ乃至FAnのデータ出力端子Sから出力さ
れる加算結果データをラッチする複数のD型フリップフ
ロップ回路DFF□乃至DFFnから構成さる。夫々の
フリップフロップ回路DFF1乃至DFFnは、特に制
限されないが、パラレル入力端子DPとシリアル入力端
子Dsを備え、パラレル入力端子Dpは夫々に対応する
全加算回路FAl乃至F A nの加算結果データ出力
端子Sに結合され、シリアル入力端子Dsは隣合うフリ
ップフロップ回路のデータ出力端子Qに直列的に接続さ
れている。夫々のフリップフロップ回路DFF1乃至D
FFnにおけるパラレル入力とシリアル入力との択一的
な選択は、パラレル入力用クロック信号PCLKとシリ
アル入力用クロック信号5CLKとによって制御される
。即ち、夫々のフリップフロップ回路DFFよ乃至DF
Fnは、パラレル入力用クロック信号PCLKのハイレ
ベル期間に呼応してパラレル入力が許容され、また、シ
リアル入力用クロック信号5CLKのハイレベル期間に
呼応してシリアル入力が許容される。ここで、上記並列
型加算回路ADDによって得られる加算結果データを蓄
える場合には、シリアル入力用クロック信号5CLKは
常時ロウレベルに固定されるが、そのときのパラレル入
力用クロック信号PCLKのハイレベルへの変化タイミ
ングは、特に制限されないが、内部データバスDBのバ
スサイクルに呼応されており、各バスサイクルにおいて
内部データバスDB上で確定されたデータの加算結果を
逐次ラッチしてそのラッチデータをバスサイクル毎に更
新することができるようにされている。また、シリアル
入力用クロック信号5CLKは、直列n段のフリップフ
ロップ回路DFFよ乃至DFFnに蓄えられたデータを
図示しない1個の外部端子を介して当該LSIの外部に
読み出すときに、所定のサイクルでハイレベルに制御さ
れる。In FIG. 1, MM is a storage means that sequentially updates and stores the output of the parallel adder ADD as the addition means, and for example, the respective full adder circuits FA to FAn constituting the parallel adder ADD. It is composed of a plurality of D-type flip-flop circuits DFF□ to DFFn that latch the addition result data output from the data output terminal S of. Although not particularly limited, each of the flip-flop circuits DFF1 to DFFn includes a parallel input terminal DP and a serial input terminal Ds, and the parallel input terminal Dp is an addition result data output terminal of the corresponding full adder circuits FAl to FA n. The serial input terminal Ds is connected in series to the data output terminal Q of an adjacent flip-flop circuit. Each flip-flop circuit DFF1 to D
Alternative selection between parallel input and serial input in FFn is controlled by parallel input clock signal PCLK and serial input clock signal 5CLK. That is, each flip-flop circuit DFF to DF
Parallel input is allowed to Fn in response to a high level period of parallel input clock signal PCLK, and serial input is allowed in response to a high level period of serial input clock signal 5CLK. Here, when storing the addition result data obtained by the parallel adder circuit ADD, the serial input clock signal 5CLK is always fixed at a low level, but the parallel input clock signal PCLK at that time is set to a high level. The change timing is not particularly limited, but it corresponds to the bus cycle of the internal data bus DB, and in each bus cycle, the result of addition of data determined on the internal data bus DB is successively latched, and the latched data is transferred to the bus cycle. It is possible to update it every time. In addition, the serial input clock signal 5CLK is applied in a predetermined cycle when data stored in the series n-stage flip-flop circuits DFF to DFFn is read out to the outside of the LSI through one external terminal (not shown). controlled at a high level.
次に上記実施例の動作を説明する。Next, the operation of the above embodiment will be explained.
本実施例の故障検出装置を内蔵するLSIの良否判定試
験を行うには、先ず、当該試験対象LSIを所定ステッ
プ数動作させたとき、逐次内部データバスDBに得られ
る信号レベルに対する加算結果の論理値を期待値として
予め取得する。そのときの加算論理は、並列型加算器A
DDの加算論理に従うものとする。そして、期待値を求
めたときと同様の動作ステップを実際にLSIで実行さ
せる。そうすると、各動作ステップにおいて実際に各信
号線DL工乃至DLnに現れたデータが並列型加算器A
DDによって逐次加算され、その加算結果は各動作ステ
ップに呼応するバスサイクルに従ったパラレル入力用ク
ロック信号PCLKのハイレベル期間毎にフリップフロ
ップ回路DFF、乃至DFFnにパラレル入力され、そ
れによってフリップフロップ回路DFF□乃至DFFn
には、バスサイクルに応じて順次得られる加算結果デー
タが順次更新されて保持される。To perform a pass/fail judgment test on an LSI incorporating the failure detection device of this embodiment, first, when the LSI to be tested is operated for a predetermined number of steps, the logic of the addition result to the signal level sequentially obtained on the internal data bus DB is Obtain the value in advance as the expected value. At that time, the addition logic is parallel adder A
It is assumed that the addition logic of DD is followed. Then, the LSI actually executes the same operation steps as when calculating the expected value. Then, in each operation step, the data actually appearing on each signal line DL to DLn is transferred to the parallel adder A.
The addition results are sequentially added by DD, and the addition results are input in parallel to the flip-flop circuits DFF to DFFn every high-level period of the parallel input clock signal PCLK according to the bus cycle corresponding to each operation step. DFF□ to DFFn
The addition result data obtained sequentially according to the bus cycle is sequentially updated and held.
所定の動作ステップが終了されると同時にパラレル入力
用クロック信号PCLKはロウレベルに固定され、所定
ステップ数の動作が終了された時点における加算結果デ
ータは、記憶手段MMを構成する各フリップフロップD
FFよ乃至DFFnに保存される。その状態で、シリア
ル入力用クロック信号5CLKが所定のサイクルでハイ
レベルにされると、フリップフロップDFF、乃至DF
Fnに保存されている試験結果データは、図示しない1
個の外部端子を介してシリアルデータとして外部に読み
出される。このようにして外部に読み出された試験結果
データを上記期待値と比較することによって、当該LS
Iの故障検出、即ち良否判定が行われる。At the same time as a predetermined operation step is completed, the parallel input clock signal PCLK is fixed to a low level, and the addition result data at the time when the predetermined number of steps are completed is stored in each flip-flop D constituting the storage means MM.
Saved in FF to DFFn. In this state, when the serial input clock signal 5CLK is set to high level in a predetermined cycle, the flip-flops DFF to DF
The test result data stored in Fn is 1 (not shown).
The data is read out as serial data via external terminals. By comparing the test result data read externally with the above expected value, the LS
Failure detection of I, that is, pass/fail judgment is performed.
上記実施例によれば以下の作用効果を得るものである。According to the above embodiment, the following effects can be obtained.
(1)所定のバスサイクルに従って順次データが伝播さ
れる信号線DLよ乃至DLn上のデータを並列型加算器
ADDでオーバーフローすることなく逐次加算し、その
加算結果を、D型フリップフロップ回路DF’F、乃至
DFFnにパラレル入力して、上記バスサイクルに呼応
するタイミングで順次更新して記憶することにより、試
験対象LSIを所定ステップ数動作させたときに上記り
型フリップフロップ回路DFF1乃至DFFnから得ら
れる最終的な加算結果データを期待値と比較することに
よって、当該LSIの良否判定を行うことができるから
、良否判定のためのデータ照合を短時間に行うことがで
き、LSIの良否選別効率を向上させることができる。(1) The data on the signal lines DL to DLn, through which data is propagated sequentially according to a predetermined bus cycle, is sequentially added without overflowing in the parallel adder ADD, and the addition result is sent to the D-type flip-flop circuit DF'. By inputting data in parallel to F, through DFFn, and sequentially updating and storing them at timings corresponding to the above bus cycles, the information obtained from the above-mentioned flip-flop circuits DFF1 through DFFn is input when the LSI under test is operated for a predetermined number of steps. By comparing the final addition result data with the expected value, it is possible to judge whether the LSI is good or bad. Therefore, the data collation for the good or bad judgment can be performed in a short time, and the efficiency of selecting good or bad LSIs can be improved. can be improved.
尚、記憶手段MMに得られる採集的な加算結果データは
、LSIに故障が生じていてもその故障内容によっては
偶然に正規の期待値に一致するおそれがあるが、そのよ
うな確率は信号線からサンプリングするデータのビット
数が増大する程指数関数的に低下するので、実質的に問
題になることは少なく、故障検出に万全を期するには、
当該故障検出試験を異なる動作ステップで複数回実行す
ればよい。It should be noted that even if a failure occurs in the LSI, there is a possibility that the collected addition result data obtained in the storage means MM coincidentally coincides with the normal expected value depending on the nature of the failure. As the number of bits of data sampled increases exponentially, this is rarely a problem, and to ensure fault detection,
The failure detection test may be performed multiple times using different operation steps.
(2)LSIの良否判定のためのテストデータの取得に
必要な回路構成は、加算手段ADD及び記憶手段MMで
済むから、そのための回路構成を極めて簡素化すること
ができる。(2) Since the circuit configuration required to acquire test data for determining the quality of the LSI is only the addition means ADD and the storage means MM, the circuit configuration for this purpose can be extremely simplified.
(3)ラッチデータを順次シリアルにシフトさせて出力
可能な複数のD型フリップフロップ回路DFF1乃至D
FFnによって記憶手段MMが構成される場合、期待値
と比較されるべき加算結果データを外部に出力するため
の外部端子の数が1個で済み、特に、内部データバスD
BがLSIの外部に開放されていない専用プロセッサの
ようなLSIにおいては、加算結果データのための外部
出力用端子の数を最小限にすることができる。(3) Multiple D-type flip-flop circuits DFF1 to D that can sequentially shift and output latch data serially
When the storage means MM is configured by FFn, the number of external terminals for outputting the addition result data to be compared with the expected value to the outside is only one, and in particular, the internal data bus D
In an LSI such as a dedicated processor in which B is not open to the outside of the LSI, the number of external output terminals for addition result data can be minimized.
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが1本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。Although the invention made by the present inventor has been specifically described above based on Examples, the present invention is not limited to the above-mentioned Examples, and various changes can be made without departing from the gist thereof.
例えば、上記実施例では記憶手段MMのラッチデータを
専用の外部端子を介してシリアルに外部に出力する場合
について説明したが、それに限定されるものではなく、
内部データバスが外部に開放されているLSIにおいて
は、テストモードに呼応して当該内部データバスを介し
て加算結果データを外部にパラレル出力可能とするよう
にしてもよいし、また、そのためのパラレル出力端子を
特別に設けてもよい、また、加算回路は全加算回路に限
定されず、半加算回路に変更してもよい。For example, in the above embodiment, a case has been described in which the latch data of the storage means MM is serially outputted to the outside via a dedicated external terminal, but the invention is not limited to this.
In an LSI whose internal data bus is open to the outside, the addition result data may be output in parallel to the outside via the internal data bus in response to the test mode, or the parallel An output terminal may be specially provided, and the adder circuit is not limited to a full adder circuit, but may be changed to a half adder circuit.
その場合には、第1図に示される全加算回路のキャリー
入力端子を無視した接続状態で複数個の半加算回路をル
ープ状に接続すればよい、更に、記憶手段は、D型フリ
ップフロップを用いる構成に限定されず、入力データを
更新して順次記憶可能な適宜の記憶素子に変更すること
ができる。また、記憶手段に対するデータの入力タイミ
ングは、上記実施例のようにデータバスのバスサイクル
に一対一対応する構成に限定されるものではなく、必要
な故障検出率との関係で適宜に設定することができる。In that case, it is sufficient to connect a plurality of half adder circuits in a loop while ignoring the carry input terminal of the full adder circuit shown in FIG. It is not limited to the configuration used, and it is possible to change to an appropriate storage element that can update and sequentially store input data. Furthermore, the timing of inputting data to the storage means is not limited to a configuration that corresponds one-to-one to the bus cycle of the data bus as in the above embodiment, but may be set as appropriate in relation to the required failure detection rate. Can be done.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
、マイクロコンピュータ、或いは音声合成LSIや画像
処理LSIなどのディジタル信号処理プロセッサなどの
LSIに内蔵させて適用した場合について説明したが、
それに限定されるものではなく、内部においてデータバ
スやアドレスバス更には制御信号線などの各種信号線に
接続されているLSIの外部端子に接続して用いるよう
な故障検出装置にも適用することができる。In the above explanation, the invention made by the present inventor is mainly applied by being built into an LSI such as a microprocessor, a microcomputer, or a digital signal processing processor such as a voice synthesis LSI or an image processing LSI, which is the field of application in which the invention is based. I explained the case where
The application is not limited to this, but can also be applied to failure detection devices that are connected to external terminals of LSIs that are internally connected to various signal lines such as data buses, address buses, and control signal lines. can.
本発明は、少なくともLSIそれ自体或いは所定の論理
回路の良否判定を行う条件のものに適用することができ
る。The present invention can be applied to at least conditions for determining the quality of an LSI itself or a predetermined logic circuit.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、所定のサイクルに従って順次データが伝播さ
れる信号線のデータを並列型加算器のような加算手段で
オーバーフローすることなく逐次加算し、その加算結果
をD型ラッチ回路のような記憶手段により、信号線に対
するデータの伝播サイクルに呼応したタイミングで順次
更新して記憶させ、試験対象LSIを所定ステップ数動
作させたときに上記記憶手段から最終的に得られるデー
タを期待値と比較することによって、当該L S’Iの
故障検出、即ち良否判定を行うことができることにより
、LSIの良否選別試験のための回路構成の簡素化と、
テスト時間の短縮化とを達成することができる。That is, data on signal lines through which data is propagated sequentially according to a predetermined cycle is sequentially added by an adding means such as a parallel adder without overflowing, and the addition result is stored by a storage means such as a D-type latch circuit. By sequentially updating and storing the data at a timing corresponding to the propagation cycle of data to the signal line, and comparing the data finally obtained from the storage means with the expected value when the LSI under test is operated for a predetermined number of steps, By being able to detect failures in the LSI, that is, to determine whether it is pass or fail, it is possible to simplify the circuit configuration for pass/fail screening tests of LSIs.
Shortening of test time can be achieved.
第1図は本発明に係る故障検出装置の一実施例を示す回
路図である。
DB・・・内部データバス、DLl乃至DLn・・・信
号線、ADD・・・並列型加算器、FA工乃至F A
n・・・全加算回路、MM・・・記憶手段、DFF工乃
至DFFn・・・D型フリップフロップ回路、PCLK
・・・パラレル出力用クロック信号、5CLK・・・シ
リアル出力用クロック信号。FIG. 1 is a circuit diagram showing an embodiment of a failure detection device according to the present invention. DB...internal data bus, DLl to DLn...signal line, ADD...parallel adder, FA engineering to FA
n...Full adder circuit, MM...Storage means, DFF to DFFn...D type flip-flop circuit, PCLK
...Clock signal for parallel output, 5CLK...Clock signal for serial output.
Claims (1)
号線のデータを加算する加算手段と、その加算手段の出
力を順次更新して記憶する記憶手段とを備えて成ること
を特徴とする故障検出装置。 2、上記加算手段は、複数本の信号線からデータを並列
的に入力して加算する並列型加算器であって、その加算
器を構成する最終段の加算回路から出力されるキャリー
は初段の加算回路に帰還されるようにされて成るもので
あることを特徴とする特許請求の範囲第1項記載の故障
検出装置。 3、上記記憶手段は、並列型加算器を構成する夫々の加
算回路から出力される加算データを、信号線に対するデ
ータの伝播サイクルに呼応してラッチする複数のD型フ
リップフロップ回路から構成されるものであることを特
徴とする特許請求の範囲第2項記載の故障検出装置。 4、上記複数のD型フリップフロップ回路は、ラッチデ
ータを順次シリアルにシフトさせて出力可能なものであ
ることを特徴とする特許請求の範囲第3項記載の故障検
出装置。[Scope of Claims] 1. The invention comprises an adding means for adding data on signal lines through which data is sequentially propagated according to a predetermined cycle, and a storage means for sequentially updating and storing the output of the adding means. Characteristic failure detection device. 2. The above-mentioned adding means is a parallel adder that inputs data in parallel from multiple signal lines and adds them. 2. A failure detection device according to claim 1, characterized in that the signal is fed back to an adder circuit. 3. The storage means is composed of a plurality of D-type flip-flop circuits that latch the added data outputted from the respective adder circuits constituting the parallel adder in response to the propagation cycle of data to the signal line. 3. The failure detection device according to claim 2, wherein the failure detection device is: 4. The failure detection device according to claim 3, wherein the plurality of D-type flip-flop circuits are capable of serially shifting and outputting latch data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62128241A JPS63293645A (en) | 1987-05-27 | 1987-05-27 | Trouble detecting device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62128241A JPS63293645A (en) | 1987-05-27 | 1987-05-27 | Trouble detecting device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63293645A true JPS63293645A (en) | 1988-11-30 |
Family
ID=14979987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62128241A Pending JPS63293645A (en) | 1987-05-27 | 1987-05-27 | Trouble detecting device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63293645A (en) |
-
1987
- 1987-05-27 JP JP62128241A patent/JPS63293645A/en active Pending
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