JPS63285945A - Semiconductor integrated circuit and manufacture thereof - Google Patents
Semiconductor integrated circuit and manufacture thereofInfo
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- JPS63285945A JPS63285945A JP12060887A JP12060887A JPS63285945A JP S63285945 A JPS63285945 A JP S63285945A JP 12060887 A JP12060887 A JP 12060887A JP 12060887 A JP12060887 A JP 12060887A JP S63285945 A JPS63285945 A JP S63285945A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は半導体集積回路及びその製造方法であって、開
発支援回路を回路本体より分離して半導、体チップの周
縁部に配置することにより、開発効率を向上させ、開発
期間を短縮する。[Detailed Description of the Invention] [Summary] The present invention is a semiconductor integrated circuit and a method for manufacturing the same, which improves development efficiency by separating a development support circuit from the circuit body and arranging it at the periphery of a semiconductor chip. and shorten the development period.
本発明は半導体集積回路及び製造方法に関し、開発支援
回路を用いて回路本体のハードウェア評価を行ない、上
記回路本体を開発する半導体集積回路及び製造方法に関
する。The present invention relates to a semiconductor integrated circuit and a manufacturing method, and more particularly to a semiconductor integrated circuit and a manufacturing method for developing the circuit body by evaluating the hardware of the circuit body using a development support circuit.
従来より、ユーザの、仕様に応じた回路構成のカスタム
回路としてASIC(アプリケーション・スペシフィッ
ク・インテグレーテッド・サーキット)半導体集積回路
がある。2. Description of the Related Art Conventionally, there has been an ASIC (Application Specific Integrated Circuit) semiconductor integrated circuit as a custom circuit having a circuit configuration according to a user's specifications.
このような半導体集積回路には、予め記憶したソフトウ
ェアでハードウェアの制御を行なうもの、例えばシング
ルチップ・マイクロコンピュータがある。Among such semiconductor integrated circuits, there are those whose hardware is controlled by pre-stored software, such as single-chip microcomputers.
上記ASICの半導体集積回路のシングルチップ・マイ
クロコンピュータを開発する場合には、このマイクロコ
ンピュータのハードウェアが仕様どうりに動作するかど
うかを評価し、かつマイクロコンピュータ内部のマスク
ROMに占き込まれてマイクロコンピュータを動作させ
るプログラムを開発する必要がある。When developing a single-chip microcomputer based on the above-mentioned ASIC semiconductor integrated circuit, it is necessary to evaluate whether the hardware of this microcomputer operates according to specifications, and to evaluate whether the hardware of this microcomputer operates according to the specifications. It is necessary to develop a program to operate the microcomputer.
上記のシングルチップ・マイクロコンピュータの如きA
SICの半導体集積回路を開発する場合、ハードウェア
評価用の開発支援半導体集積回路、プログラム開発用の
開発支援半導体集積回路、量産用の半導体集積回路夫々
を独立して開発している。A like the single-chip microcomputer mentioned above
When developing SIC semiconductor integrated circuits, a development support semiconductor integrated circuit for hardware evaluation, a development support semiconductor integrated circuit for program development, and a semiconductor integrated circuit for mass production are independently developed.
ハードウェア評価用又はプログラム開発用の開発支援半
導体集積回路は第3図に示す構成であり、量産用の半導
体集積回路は第4図に示す構成である。A development support semiconductor integrated circuit for hardware evaluation or program development has the configuration shown in FIG. 3, and a semiconductor integrated circuit for mass production has the configuration shown in FIG. 4.
第3図及び第4図中、10はCPU、11はROM、1
2はタイマ、A/Dコンバータ等の周辺回路である。半
導体チップの周縁部にはI10インターフェース13〜
18が設けられている。上記CPU10.ROM11.
周辺回路12.I/、Oインターフェース13〜18夫
々の間は図中斜線を施して示すパスライン19により接
続されている。In Figures 3 and 4, 10 is the CPU, 11 is the ROM, 1
Reference numeral 2 indicates peripheral circuits such as a timer and an A/D converter. I10 interface 13 ~ on the periphery of the semiconductor chip
18 are provided. The above CPU10. ROM11.
Peripheral circuit 12. The I/O interfaces 13 to 18 are connected by path lines 19 indicated by diagonal lines in the figure.
また、開発支援半導体集積回路には開発支援回路20が
設けられている。この開発支援回路20は、ハードウェ
ア評価用の集積回路においてはハードウェア評価用の開
発支援回路であって、ソフトウェア開発用の集積回路に
おいてはソフトウェア開発用の開発支援回路である。Further, a development support circuit 20 is provided in the development support semiconductor integrated circuit. This development support circuit 20 is a development support circuit for hardware evaluation in an integrated circuit for hardware evaluation, and is a development support circuit for software development in an integrated circuit for software development.
従来はハードウェア評価用、ソフトウェア開発用、量産
用と3種類の半導体集積回路を独立して開発しなければ
ならず、開発効率が悪く、量産用の半導体集積回路の論
理及びレイアウトの確定が早期に行なわれず開発期間が
長くなるという問題点があった。Conventionally, three types of semiconductor integrated circuits, one for hardware evaluation, one for software development, and one for mass production, had to be developed independently, which led to poor development efficiency and the need to determine the logic and layout of semiconductor integrated circuits for mass production too early. There was a problem that the development period was lengthened because the development process was not carried out properly.
本発明は上記の点に鑑みてなされたものであり、開発効
率が向上し、開発期間が短縮化する半導体集積回路を提
供することを目的とする。The present invention has been made in view of the above points, and it is an object of the present invention to provide a semiconductor integrated circuit that improves development efficiency and shortens the development period.
本発明の半導体集積回路は、半導体チップ上(33)で
開発支援回路(41,42)を回路本体(30〜32.
34〜39)より分離して半導体チップ(33)の周縁
部(33a、33b)に配置している。The semiconductor integrated circuit of the present invention includes a development support circuit (41, 42) on a semiconductor chip (33) and a circuit body (30-32.
34 to 39), and are arranged at the peripheral edge portions (33a, 33b) of the semiconductor chip (33).
また、本発明の半導体集積回路の製造方法は、半導体チ
ップ(33)上で開発支援回路(41゜42)を回路本
体く30〜32.34〜39)より分離して半導体チッ
プ(33)の周縁部(33a。Further, in the method for manufacturing a semiconductor integrated circuit of the present invention, the development support circuit (41° 42) is separated from the circuit main body (30 to 32, 34 to 39) on the semiconductor chip (33). Peripheral part (33a.
33b)に配置して開発支援用の半導体集積回路を製造
し、
半導体チップ(33)から周縁部(33a。33b) to manufacture a semiconductor integrated circuit for development support.
33b)を切離して量産用の半導体集積回路を製造する
。33b) is separated to manufacture a semiconductor integrated circuit for mass production.
本発明回路においては、開発時に半導体チップ(33)
上の周縁部(33a、33b)にある開、発支援回路(
41,42)を用いて回路本体(30〜32.34〜3
9)の少なくともハードウェア評価が行なわれる。上記
開発支援回路(41,42)は半導体チップ(33)上
の周縁部(33a、33b)k−回路本体(30〜32
゜34〜39)より分離されて配置されているため、開
発後、周縁部(33a、33b)を切離して回路本体(
30〜32.34〜39)のみをそのしイアウドを変更
することなく簡単に取り出すことができ、開発支援用の
半導体集積回路と量産用の半導体集積回路とを別々に開
発する必要がない。In the circuit of the present invention, at the time of development, the semiconductor chip (33)
The development support circuit (
41, 42) to the circuit body (30~32.34~3
At least the hardware evaluation of 9) is performed. The above-mentioned development support circuit (41, 42) is located at the peripheral part (33a, 33b) on the semiconductor chip (33).
34-39), so after development, the peripheral parts (33a, 33b) are separated and the circuit body (
30 to 32 and 34 to 39) can be easily taken out without changing the hardware, and there is no need to separately develop a semiconductor integrated circuit for development support and a semiconductor integrated circuit for mass production.
また、本発明方法においては、開発支援用の半導体集積
回路の半導体チップ(33)から周縁部<33a、33
b)を切離すだけで簡単に量産用の半導体集積回路を製
造できる。Further, in the method of the present invention, from the semiconductor chip (33) of the semiconductor integrated circuit for development support to the peripheral portion <33a, 33
By simply separating b), mass-produced semiconductor integrated circuits can be manufactured easily.
第1図は本発明の半導体集積回路の一実施例の構成図を
示す。この集積回路はシングルチップ・マイクロコンピ
ュータである。FIG. 1 shows a configuration diagram of an embodiment of a semiconductor integrated circuit according to the present invention. This integrated circuit is a single-chip microcomputer.
第1図中、30はCPUであり、31はCPU30で実
行するプログラム等を格納するマスクROMである。周
辺回路32はユーザの仕様に応じたタイマ、A/Dコン
バータ、レジスタ等である。In FIG. 1, 30 is a CPU, and 31 is a mask ROM that stores programs and the like to be executed by the CPU 30. The peripheral circuit 32 is a timer, an A/D converter, a register, etc. according to the user's specifications.
上記(7)CPU30.ROM31.周辺回路32は半
導体チップ33の略中央部に集めてレイアウトされてお
り、これらを囲んでI10インターフェース34〜39
が設けられており、I10インターフェース34.39
夫々は半導体チップ33の周縁部に位置している。Above (7) CPU30. ROM31. The peripheral circuits 32 are laid out in a concentrated manner near the center of the semiconductor chip 33, and surrounding them are I10 interfaces 34 to 39.
I10 interface 34.39
Each is located at the periphery of the semiconductor chip 33.
CPU30.ROM31.周辺回路32.I10インタ
ーフェース34〜39夫々は図中斜線を施したパスライ
ン40により相互に接続されて量産される製品としての
回路本体を構成している。CPU30. ROM31. Peripheral circuit 32. The I10 interfaces 34 to 39 are connected to each other by a pass line 40 shown with diagonal lines in the figure, thereby forming a circuit body as a mass-produced product.
また、半導体チップ33の図中左右の周縁部33a、3
3bにはブロック化された開発支援回路41.42夫々
が設けられている。この開発支援回路41.42夫々は
パスライン40に接続されている。Furthermore, the left and right peripheral edges 33a, 3 in the figure of the semiconductor chip 33 are
Blocked development support circuits 41 and 42 are provided in 3b. Each of the development support circuits 41 and 42 is connected to the pass line 40.
開発支援回路41.42にはハードウェア評価用回路と
ソフトウェア開発用回路とが設けられている。The development support circuits 41 and 42 are provided with a hardware evaluation circuit and a software development circuit.
ハードウェア評価用回路は、例えばパスライン40に接
続されたバッフ7回路、内部クロック信号、タイミング
信号、アドレス等をゲータと時分割してI10インター
フェース34.39より外部に出力するための回路、C
PU30をレディ状態、ストップ状態とするための回路
等である。The hardware evaluation circuit includes, for example, a buffer 7 circuit connected to the pass line 40, a circuit for time-sharing an internal clock signal, a timing signal, an address, etc. with a gater and outputting it to the outside from an I10 interface 34.39;
It is a circuit etc. for bringing the PU 30 into a ready state and a stop state.
これによって、外部に接続されるテスタ等でCPU30
を動作中に中断させ、その動作状態を示すアドレス、タ
イミング信号等で外部に読み出し、ハードウェアの評価
ができる。This allows the CPU 30 to be
The hardware can be evaluated by interrupting the operation and reading out the address, timing signal, etc. indicating the operating state.
ソフトウェア開発用回路は、パスライン40に接続され
たバッファ回路、アドレス及びデータを外部に出力する
I10インターフェース等である。The software development circuit includes a buffer circuit connected to the pass line 40, an I10 interface that outputs addresses and data to the outside, and the like.
これによって、パスライン40に外部のEPROM(イ
レーザブル・プログラマブルROM)を接続し、開発中
のプログラムをマスクROM31の代りにEPROMに
格納し、プログラム・デバッグを行ない、ソフトウェア
開発を行なうことができる。This makes it possible to connect an external EPROM (erasable programmable ROM) to the pass line 40, store a program under development in the EPROM instead of the mask ROM 31, debug the program, and develop software.
上記の開発支援回路41.42を用いてハードウェア評
価及びソフトウェア開発が終了した侵、開発されたプロ
グラムに応じてマスクROM31のマスクパターンが決
定されて第1図示の半導体集積回路の量産が行なわれる
。After completing the hardware evaluation and software development using the development support circuits 41 and 42 described above, the mask pattern of the mask ROM 31 is determined according to the developed program, and the semiconductor integrated circuit shown in Figure 1 is mass-produced. .
量産時においては、半導体チップ33のうち一点鎖線5
0より左方の周縁部33a及び一点鎖線51より右方の
周縁部33bは切離される。これは量産用の半導体集積
回路では開発支援回路41゜42が不要であるからであ
り、これによってil産品即ち製品の半導体集積回路は
第2図に示す構成となる。第2図において第1図と同一
部分には同一符号を付し、その説明を省略する。During mass production, the dot-dashed line 5 of the semiconductor chips 33
The peripheral edge 33a to the left of 0 and the peripheral edge 33b to the right of the dashed-dotted line 51 are separated. This is because the development support circuits 41 and 42 are not necessary for mass-produced semiconductor integrated circuits, and as a result, the semiconductor integrated circuit of the IL product, that is, the product, has the configuration shown in FIG. In FIG. 2, the same parts as in FIG. 1 are given the same reference numerals, and their explanations will be omitted.
このように半導体チップ33の周縁部33a。In this way, the peripheral edge 33a of the semiconductor chip 33.
33bを切離すだけで、回路本体のレイアウトを何ら変
更することなく量産品の半導体集積回路が得られるので
、従来の如く開発支援半導体集積回路と量産用の半導体
集積回路とを別々に開発する必要がない。これによって
、開発効率が向上し1、また開発期間が短縮化される。By simply separating 33b, a mass-produced semiconductor integrated circuit can be obtained without changing the layout of the circuit body, so there is no need to develop the development support semiconductor integrated circuit and the mass-produced semiconductor integrated circuit separately as in the past. There is no. This improves development efficiency 1 and shortens the development period.
なお、半導体チップ33上でマスクROM31の代りに
EPROMを用いた半導体集積回路においては、開発支
援回路41.42内にソフトウェア開発用回路を設ける
必要はなく、上記実施例に限定されない。Note that in a semiconductor integrated circuit using an EPROM instead of the mask ROM 31 on the semiconductor chip 33, there is no need to provide a software development circuit in the development support circuits 41 and 42, and the invention is not limited to the above embodiment.
上述の如く、本発明の半導体集積回路によれば、開発支
援、旦産用夫々の半導体集積回路を別々に開発する必要
がなく、開発効率が向上し、かつ開発期間が短縮化され
、実用上きわめて有用である。As described above, according to the semiconductor integrated circuit of the present invention, there is no need to separately develop semiconductor integrated circuits for development support and production use, improving development efficiency and shortening the development period. Extremely useful.
また、本発明の製造方法によれば、開発支援用の半導体
集積回路の周縁部を切離すだけで簡単に量産用の半導体
集積回路を製造でき、実用上きわめて有用である。Further, according to the manufacturing method of the present invention, a semiconductor integrated circuit for mass production can be easily manufactured by simply cutting off the peripheral portion of a semiconductor integrated circuit for development support, and is extremely useful in practice.
第1図は本発明の半導体集積回路の一実施例の構成図、
第2図は本発明の製造方法で!l!造された量産用の半
導体集積回路の一実施例の構成図、第3図は従来の開発
支援半導体集積回路の一例の構成図、
第4図は従来の量産用の半導体集積回路の一例の構成図
である。
第1図及び第2図において、
30はCPtJ。
31はマスクROM。
32は周辺回路、
33は半導体チップ、
33a、33bは周縁1.
34〜39はI10インターフェース、40はパスライ
ン、
41.42は開発支援回路である。
術ヱ図
・漬4又Figure 1 is a configuration diagram of an embodiment of the semiconductor integrated circuit of the present invention, and Figure 2 is a diagram of the manufacturing method of the present invention! l! FIG. 3 is a configuration diagram of an example of a conventional development support semiconductor integrated circuit, and FIG. 4 is a configuration diagram of an example of a conventional semiconductor integrated circuit for mass production. It is a diagram. In FIGS. 1 and 2, 30 is CPtJ. 31 is a mask ROM. 32 is a peripheral circuit; 33 is a semiconductor chip; 33a and 33b are peripheral edges 1. 34 to 39 are I10 interfaces, 40 is a pass line, and 41 and 42 are development support circuits. Jutsu Ezu/Zuke 4 prongs
Claims (2)
品となる回路本体(30〜32、34〜39)の少なく
ともハードウェア評価を行なう半導体集積回路において
、 半導体チップ(33)上で該開発支援回路 (41、42)を該回路本体(30〜32、34〜39
)より分離して該半導体チップ(33)の周縁部(33
a、33b)に配置したことを特徴とする半導体集積回
路。(1) In semiconductor integrated circuits that perform at least hardware evaluation of circuit bodies (30 to 32, 34 to 39) that become products using development support circuits (41, 42) during development, on semiconductor chips (33). The development support circuit (41, 42) is connected to the circuit body (30-32, 34-39).
) of the semiconductor chip (33).
a, 33b).
品となる回路本体(30〜32、34〜39)の少なく
ともハードウェア評価を行なう開発支援用の半導体集積
回路及び製品となる量産用の半導体集積回路を製造する
半導体集積回路の製造方法において、 半導体チップ(33)上で該開発支援回路 (41、42)を該回路本体(30〜32、34〜39
)より分離して該半導体チップ(33)の周縁部(33
a、33b)に配置して該開発支援用の半導体集積回路
を製造し、 該半導体チップ(33)から該周縁部(33a、33b
)を切離して該量産用の半導体集積回路を製造すること
を特徴とする半導体集積回路の製造方法。(2) Semiconductor integrated circuits for development support that use the development support circuits (41, 42) during development to perform at least hardware evaluation of the circuit bodies (30 to 32, 34 to 39) that will become products, and for mass production that will become products. In a semiconductor integrated circuit manufacturing method for manufacturing a semiconductor integrated circuit, the development support circuit (41, 42) is attached to the circuit body (30-32, 34-39) on a semiconductor chip (33).
) of the semiconductor chip (33).
a, 33b) to manufacture the semiconductor integrated circuit for development support, and from the semiconductor chip (33) to the peripheral portion (33a, 33b).
1. A method for manufacturing a semiconductor integrated circuit, comprising: manufacturing a semiconductor integrated circuit for mass production by separating the semiconductor integrated circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62120608A JPH0740581B2 (en) | 1987-05-18 | 1987-05-18 | Semiconductor integrated circuit and manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62120608A JPH0740581B2 (en) | 1987-05-18 | 1987-05-18 | Semiconductor integrated circuit and manufacturing method |
Publications (2)
Publication Number | Publication Date |
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JPS63285945A true JPS63285945A (en) | 1988-11-22 |
JPH0740581B2 JPH0740581B2 (en) | 1995-05-01 |
Family
ID=14790457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62120608A Expired - Lifetime JPH0740581B2 (en) | 1987-05-18 | 1987-05-18 | Semiconductor integrated circuit and manufacturing method |
Country Status (1)
Country | Link |
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JP (1) | JPH0740581B2 (en) |
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- 1987-05-18 JP JP62120608A patent/JPH0740581B2/en not_active Expired - Lifetime
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JPH0740581B2 (en) | 1995-05-01 |
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