JPS6327475Y2 - - Google Patents
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- JPS6327475Y2 JPS6327475Y2 JP2126481U JP2126481U JPS6327475Y2 JP S6327475 Y2 JPS6327475 Y2 JP S6327475Y2 JP 2126481 U JP2126481 U JP 2126481U JP 2126481 U JP2126481 U JP 2126481U JP S6327475 Y2 JPS6327475 Y2 JP S6327475Y2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
本考案は半導体装置に係り、特にフエーズ・ロ
ツク・ループ回路(以下PLL回路と記す)の位
相検出器の基準周波数(r)に対して非同期とな
つている回路とを同一シリコン基板上に構成した
集積回路に関するものである。[Detailed description of the invention] The present invention relates to a semiconductor device, and particularly to a circuit that is asynchronous with respect to the reference frequency (r) of a phase detector of a phase lock loop circuit (hereinafter referred to as a PLL circuit). This invention relates to integrated circuits constructed on the same silicon substrate.
従来、PLL回路構成要素の1つである位相検
出器の基準周波数rに対して非同期の回路とを同
一シリコン基板上に集積回路で実現した場合、
PLL回路構成の電圧制御発振器(以下VCOと略
記す)の信号対雑音比(C/N比)が非常に悪く
なつていた。まずそのメカニズムを説明する。
PLL回路構成のVCOのC/N比を考える場合、
アナログ的感覚でPLL回路をとらえる必要があ
る。この場合のC/N比のCはVCOの中心周波
数成分であり、Nはこの中心周波数に含まれる雑
音(Noise)成分である。この雑音(Noise)に
は位相検出器の基準周波数成分frおよびその高調
波成分の他に低周波ビート成分やまつたく他から
回り込んで来る低周波成分等からなつている。前
記低周波ビート成分とは、基準周波数成分frとこ
の基準周波数rに近い他の回路からの、この基準
周波数と非同期の周波数との差の成分である。こ
こで基準周波数成分およびその高調波成分はロー
パス・フイルタ回路によつて除去できるので特に
問題とはならない。ここで問題は該低周波ビート
成分と、他の回路から独自に回り込んで来る低周
波成分である。この2つの成分は他の回路から、
このPLL回路に回り込んで来たものである。 Conventionally, when a circuit asynchronous to the reference frequency r of a phase detector, which is one of the PLL circuit components, is realized as an integrated circuit on the same silicon substrate,
The signal-to-noise ratio (C/N ratio) of a voltage-controlled oscillator (hereinafter abbreviated as VCO) with a PLL circuit configuration had become extremely poor. First, I will explain the mechanism.
When considering the C/N ratio of the VCO in the PLL circuit configuration,
It is necessary to view PLL circuits in an analog sense. In this case, C of the C/N ratio is the center frequency component of the VCO, and N is the noise component included in this center frequency. This noise consists of the reference frequency component fr of the phase detector and its harmonic components, as well as low frequency beat components and low frequency components coming from other sources. The low frequency beat component is a difference component between the reference frequency component fr and a frequency asynchronous to this reference frequency from another circuit close to this reference frequency r. Here, the reference frequency component and its harmonic components can be removed by a low-pass filter circuit, so there is no particular problem. The problem here is the low frequency beat component and the low frequency components that independently come from other circuits. These two components come from other circuits,
This has been passed around to this PLL circuit.
この成分のPLL回路への回り込みを防止する
ことにより、C/N比の良いVCOが実現可能と
なる。さて、このようなPLL回路への回り込み
経路は、電源配線(電圧印加配線と接地配線)が
主であることが判明した。第1図にPLL回路の
基本構成からなる回り込みの生ずる等価回路を示
す。 By preventing this component from entering the PLL circuit, a VCO with a good C/N ratio can be realized. Now, it has been found that the main route to the PLL circuit is the power supply wiring (voltage application wiring and ground wiring). Figure 1 shows an equivalent circuit of the basic configuration of a PLL circuit in which wraparound occurs.
この回路は、プログラマブル・デバイダ回路
3、一方に基準周波数rが入力される位相検出器
4、さらにチヤージポンプ回路5、ローパスフイ
ルタ回路6、電圧制御発振器7を有している。こ
こで、アルミニユームでの電圧印加配線1とアル
ミニユームでの接地配線2がある。通常の電圧印
加、接地のアルミニユーム配線1,2は幅15μ,
厚み1μ,比抵抗ρ=2.69μΩ・cmのものを使用す
る。配線2の長さが5mmの場合、その抵抗値Rは
約9Ωとなる。該非同期周波数回路(図示されて
いない)の接地配線2が分離していなくて同一配
線である場合において、該非同期周波数電流成分
(IN)8が10mA流れると、この接地配線2には
90mVの非同期周波数成分の電圧が発生する。該
電圧がPLL回路のローパス・フイルタ回路6の
電圧印加配線1及び接地配線2から回り込むこと
により、ローパスフイルタ出力電圧6′が変化す
る。この出力電圧6′により該VCO7は周波数変
調を受けることになる。 This circuit includes a programmable divider circuit 3, a phase detector 4 to which a reference frequency r is input, further a charge pump circuit 5, a low-pass filter circuit 6, and a voltage controlled oscillator 7. Here, there is a voltage application wiring 1 made of aluminum and a ground wiring 2 made of aluminum. The aluminum wiring 1 and 2 for normal voltage application and grounding are 15μ wide.
Use one with a thickness of 1μ and specific resistance ρ = 2.69μΩ・cm. When the length of the wiring 2 is 5 mm, its resistance value R is approximately 9Ω. In the case where the ground wiring 2 of the asynchronous frequency circuit (not shown) is not separated but is the same wiring, when the asynchronous frequency current component (IN) 8 flows at 10 mA, this ground wiring 2
A voltage with an asynchronous frequency component of 90 mV is generated. When the voltage flows around from the voltage application wiring 1 and ground wiring 2 of the low-pass filter circuit 6 of the PLL circuit, the low-pass filter output voltage 6' changes. This output voltage 6' causes the VCO 7 to undergo frequency modulation.
第2図にこの場合のVCO出力のスペアナ観測
波形を示す。この場合の外部からこのPLL回路
と同一シリコン基板上にある、インバータ回路に
印加した非同期周波数成分の周波数は125Hzであ
る。この図は被変調周波数(o)の両側に変調
周波数125Hzの整数倍の成分(側波帯)が発生し
ていることを示す。このスペアナ波形は該VCO
7が周波数変調を受けていることを示している。 Figure 2 shows the spectrum analyzer observed waveform of the VCO output in this case. In this case, the frequency of the asynchronous frequency component applied from the outside to the inverter circuit, which is on the same silicon substrate as this PLL circuit, is 125 Hz. This figure shows that components (sidebands) that are integral multiples of the modulation frequency of 125 Hz are generated on both sides of the modulated frequency (o). This spectrum analyzer waveform is
7 is subjected to frequency modulation.
第3図は位相検出器の基準周波数4を10kHzと
して、上記同様に外部から印加する非同期周波数
を10.040kHzとした場合のスペアナ観測波形であ
る。この図では、該基準周波数rと該非周期周波
数の差のビート周波数成分(40Hz)が発生し、
この成分により、VCO7に周波数変調がかかつ
ていることを示す。 FIG. 3 shows spectrum analyzer observed waveforms when the reference frequency 4 of the phase detector is 10 kHz and the externally applied asynchronous frequency is 10.040 kHz in the same manner as above. In this figure, a beat frequency component (40Hz) of the difference between the reference frequency r and the non-periodic frequency is generated,
This component indicates that frequency modulation is applied to the VCO 7.
第4図は第2図,第3図と同じ集積回路におい
て、外部からの非同期周波数成分を印加しなかつ
た場合のスペアナ観測波形である。この図はこの
場合のC/N比が良好であることを示している。
ここではローパスフイルタ回路6の接地配線から
回り込んでくる場合について説明したが、PLL
回路を形成している個々の回路の接地配線からの
回り込みも同様に考えられる。第1図では、ロー
パス・フイルタ回路の他に、プログラマブル・デ
バイダ回路3,位相検出器4,VCO7の接地配
線2からの回り込み等も考えられる。 FIG. 4 shows waveforms observed by a spectrum analyzer in the same integrated circuit as in FIGS. 2 and 3, but without applying an external asynchronous frequency component. This figure shows that the C/N ratio in this case is good.
Here, we have explained the case where the signal comes from the ground wiring of the low-pass filter circuit 6, but the PLL
In the same way, it is also possible to run around from the ground wiring of the individual circuits forming the circuit. In FIG. 1, in addition to the low-pass filter circuit, the programmable divider circuit 3, the phase detector 4, the VCO 7 from the ground wiring 2, etc. can also be considered.
本考案の目的は前述の如きC/N悪化の原因を
取りのぞき、もつてC/N比の良いPLL構成の
半導体装置を提供することにある。 An object of the present invention is to eliminate the causes of C/N deterioration as described above, and to provide a semiconductor device having a PLL structure with a good C/N ratio.
本考案は、フエーズ・ロツク・ループ回路の電
源配線と、該回路の基準周波数に同期してない他
の回路の電源配線とを半導体基板上のパツドを介
して接続していることを特徴とする半導体装置で
ある。特に電源配線は電圧印加配線と接地配線の
双方がパツドを介する構造になつていることが望
ましい。 The present invention is characterized in that the power supply wiring of the phase lock loop circuit and the power supply wiring of other circuits that are not synchronized with the reference frequency of the circuit are connected via pads on the semiconductor substrate. It is a semiconductor device. In particular, it is desirable for the power supply wiring to have a structure in which both the voltage application wiring and the ground wiring are connected via pads.
次に、第5図を参照して、本考案の実施例を詳
細に説明する。従来と特に異なるところは、基準
周波数に同期しない回路12の電源配線と、フエ
ーズ・ロツク・ループ回路を構成する回路即ちプ
ログラマブル・デバイダ回路3、位相検出器4等
の電源配線とが、パツド10,11を介して配線
されていることである。本実施例では、非同期回
路12で発生した非同期周波数電流成分は、電圧
印加配線1,接地配線2を通らないので、この非
同期回路12からの信号が直接回り込むことはな
く、従つて前述したような90mVの非同期周波数
成分の電圧が非同期回路12で発生してもPLL
回路と独立しているので、この非同期周波数成分
が、PLL回路に影響を与えることはない。なお、
この非同期周波数電流成分は、半導体基板上のパ
ツド10,11に一旦加わるが、ここでの電位は
実質的に一定に保たれているから、これらパツド
10,11を介して、その電圧が影響を与えるよ
うなことはない。これらパツド10,11を設け
たことにより、電圧印加配線1及び接地配線2
に、非同期回路12からの信号が回り込む心配は
ない。C/N比悪化の問題点は前述したように、
位相検出器4の基準周波数rとの非同期成分が、
局部発振器を構成しているPLL回路に電圧印加
配線,接地配線を通して回り込んでくることにあ
る。 Next, an embodiment of the present invention will be described in detail with reference to FIG. Particularly different from the conventional one is that the power supply wiring for the circuit 12 that is not synchronized with the reference frequency and the power supply wiring for the circuits that constitute the phase lock loop circuit, that is, the programmable divider circuit 3, the phase detector 4, etc., are different from the pad 10, 11. In this embodiment, the asynchronous frequency current component generated in the asynchronous circuit 12 does not pass through the voltage application wiring 1 and the grounding wiring 2, so the signal from this asynchronous circuit 12 does not go around directly, and therefore the above-mentioned Even if a 90 mV asynchronous frequency component voltage occurs in the asynchronous circuit 12, the PLL
Since it is independent from the circuit, this asynchronous frequency component does not affect the PLL circuit. In addition,
This asynchronous frequency current component is once applied to the pads 10 and 11 on the semiconductor substrate, but since the potential here is kept substantially constant, the voltage has no influence via these pads 10 and 11. There's nothing to give. By providing these pads 10 and 11, voltage application wiring 1 and grounding wiring 2
Furthermore, there is no need to worry about the signal from the asynchronous circuit 12 going around. As mentioned above, the problem with the deterioration of the C/N ratio is that
The asynchronous component with the reference frequency r of the phase detector 4 is
The problem is that the voltage goes around the PLL circuit that makes up the local oscillator through the voltage application wiring and ground wiring.
本考案では、特に同一シリコン基板上に構成さ
れたPLL回路の電源配線2と、位相検出器4の
基準周波数rと非同期回路の電源配線とを別配線
とすることにより、C/N比の良好な局部発振器
を可能としたものである。 In this invention, in particular, the power supply wiring 2 of the PLL circuit configured on the same silicon substrate and the power supply wiring of the reference frequency r of the phase detector 4 and the asynchronous circuit are separated, thereby achieving a good C/N ratio. This makes it possible to create a local oscillator.
尚、以上の実施例の説明においては、接地配線
を別配線にすることであつたが、電圧印加配線に
対しても同様な配慮をすることが一層効果があ
る。 In the description of the above embodiments, the ground wiring is provided as a separate wiring, but it is even more effective to take similar consideration to the voltage application wiring.
第1図は位相検出器の基準周波数と非同期の周
波数成分とがPLL回路に回り込んでくる経路を
説明するための等価回路ブロツク図である。第2
図は位相検出器の基準周波数と非同期成分の周波
数125Hzとを外部から印加した場合の従来の
VCOのスペアナ観測波形を示す周波数スペクト
ル図である。第3図は位相検出器の基準周波数を
10kHzとして、外部から印加する非同期周波数を
10.040kHzとした場合の従来のVCOのスペアナ
観測波形を示す周波数スペクトル図である。第4
図は第2図,第3図と同じ集積回路において、外
部からの非同期周波数成分を印加しなかつた場合
の従来のVCO観測波形を示す周波数スペクトル
図である。第5図は本考案の実施例のフエーズ・
ロツク・ループ回路等を示す回路ブロツク図であ
る。
尚、図において、1……電圧印加配線、2……
接地配線、3……プログラマブル・デバイダ回
路、4……位相検出器、5……チヤージポンプ回
路、6……ローパス・フイルタ回路、6′……ロ
ーパス・フイルタ出力電圧、7……電圧制御発振
器、8……非同期電流成分、10……集積回路
(IC)基板のパツド(PAD)のうち電源部
(VDD)、11……IC基板のパツドのうち接地部
(GND)、12……基準周波数に同期しない回路。
FIG. 1 is an equivalent circuit block diagram for explaining the path through which frequency components asynchronous with the reference frequency of the phase detector enter the PLL circuit. Second
The figure shows the conventional case when the reference frequency of the phase detector and the asynchronous component frequency of 125 Hz are applied externally.
FIG. 2 is a frequency spectrum diagram showing a spectrum analyzer observed waveform of a VCO. Figure 3 shows the reference frequency of the phase detector.
Assuming that the externally applied asynchronous frequency is 10kHz,
It is a frequency spectrum diagram showing the spectrum analyzer observed waveform of a conventional VCO when the frequency is 10.040kHz. Fourth
This figure is a frequency spectrum diagram showing a conventional VCO observed waveform when no external asynchronous frequency component is applied in the same integrated circuit as in FIGS. 2 and 3. Figure 5 shows the phases of the embodiment of the present invention.
1 is a circuit block diagram showing a lock loop circuit, etc.; FIG. In the figure, 1...voltage application wiring, 2...
Ground wiring, 3... Programmable divider circuit, 4... Phase detector, 5... Charge pump circuit, 6... Low pass filter circuit, 6'... Low pass filter output voltage, 7... Voltage controlled oscillator, 8 ...Asynchronous current component, 10...Power supply part (VDD) of the pad (PAD) of the integrated circuit (IC) board, 11...Ground part (GND) of the pad of the IC board, 12...Synchronized with the reference frequency No circuit.
Claims (1)
回路と該回路の位相検出器の基準周波数に同期し
ない非同期回路とを組み込んだ半導体装置におい
て、前記非同期回路の電源配線と、前記フエー
ズ・ロツク・ループ回路の電源配線とを前記半導
体基板上のパツドを介して接続していることを特
徴とする半導体装置。 In a semiconductor device in which a phase-lock loop circuit and an asynchronous circuit that is not synchronized with the reference frequency of a phase detector of the circuit are incorporated on the same semiconductor substrate, the power supply wiring of the asynchronous circuit and the phase-lock loop circuit are connected to each other. A semiconductor device characterized in that it is connected to a power supply wiring via a pad on the semiconductor substrate.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2126481U JPS6327475Y2 (en) | 1981-02-17 | 1981-02-17 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2126481U JPS6327475Y2 (en) | 1981-02-17 | 1981-02-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57135135U JPS57135135U (en) | 1982-08-23 |
JPS6327475Y2 true JPS6327475Y2 (en) | 1988-07-25 |
Family
ID=29819145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2126481U Expired JPS6327475Y2 (en) | 1981-02-17 | 1981-02-17 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6327475Y2 (en) |
-
1981
- 1981-02-17 JP JP2126481U patent/JPS6327475Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS57135135U (en) | 1982-08-23 |
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