JPS63268190A - Ｋ個のベクトルを記憶するための回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野］ 本発明は、電子式計算回路網、特に、神経回路網として
も知られる高度並列処理連想計算回路網に関する。

【従来技術の説明〕

電子式神経回路網は、「階級別応答を有する神経は二状
態神経のそれに類似の集合的計算特性を有する」ジェー
、ジエー、ホップフィールド（Ｊ。

Ｊ、　Ｈｏｐｆｌｅｌｄ）　、プロシイ−ディング、ナ
ショナル、サイエンス（Ｐｒｏｃ、Ｎａｔｌ、Ｓｃｉ、
ＬＩＳＡ）第８１巻、３０８８−３０９２ベージ；およ
び「最適化問題における決定の神経的計算」ホップフィ
ールドおよびディー、ダブリュー、タンク（Ｄ、　Ｗ、
　Ｔａｎｋ）　、バイオロジカル　サイバネティクス（
Ｂｉｏｌｏｇｉｃａｌ　　Ｃｙｂｅｎｎｅｔｌｅｓ　）
第５２巻（１９８５）　、１４１−１５２ページ；なら
びにホップフィールドによる１９８５年１月２日出願の
米国特許出願第６９３．４７９号；およびホップフィー
ルドおよびタンクによる１９８５年１１月７日出願の米
国特許出願第７９５．７８９号に記載されている。

前記文献に記載のホップフィールド神経回路網は、基本
的には、複数の増幅器を含む高度化並列処理計算回路で
あって、各増幅器は、その出力信号をコンダクタンスＴ
１ｊを介してそれ自身とおよ□び他のすべての増幅器と
にフィードバックしている。Ｔ　、コンダクタンス（こ
こでＴＩｊは増幅器ｊＪ の出力と増幅器ｉの入力との間のコンダクタンスを表わ
す）と付帯結線（ａｓｓｏｃｉａｔｅｄ　ｃｏｎｎｅｃ
ｔｉｏｎ　）とは、１組の出力信号と２組の入力信号と
を有するフィードバック回路網を含むものと考えること
ができる。出力信号の組は増幅器入力に負荷され、入力
信号の組の一つは増幅器出力から取り出され、また、そ
の他の入力信号の組は入力刺激に応答して神経回路網に
負荷される。従来技術に示すように、異なる範囲の入力
刺激に応答して、増幅器の異なる特定の出力状態に到達
するように、所定の結果を得るためのＴ、コンダクタン
スの値を別々に指定可能である。また従来技術に記載の
ように、入力刺激とフィードバック回路網の第２の入力
の組との間に入力相互結合回路網を挿入してもよい。

この入力相互結合回路網は、期待入力信号をフィードバ
ック回路網および増幅器を駆動する対応信号に合わせる
操作を可能にする。

従来技術でよく記載されている神経回路網モデルは、対
称結合を有するもので、すなわち神経対の間の結合はＴ
ｌｊ””ｊｌを満足する。このような回路網の動的特性
は比較的簡単である。系は、回路の全体エネルギ関数Ｅ
を減少する方向へ移動してＥの極小状態に至り、一旦Ｅ
の極小状態に到達すると、回路を他の極小状態に移動す
るのに十分大なる入力信号により外乱を受けるまで、回
路はその安定状態にとどまっている。極小状態は、ベク
トルＭ　により特徴づけられる記憶「メモリ」と考えて
よい。連想記憶装置は、結合強度Ｔｌｊをベクトル積す
なわちヘブ（Ｈｅｂｂ）に従って構成することにより、
すなわちｊ＃ｉに対してはＴ、＝±ＭγＭγ Ｖ禦ｌ を割り当て、その他の場合は０を割り当てることにより
、ホップフィールド神経回路網で構成可能である。これ
の簡単な実施例では、ｉ≠ｊに対しＴｌｊ−−１（抑止
結合）およびその他に対し０となり、これにより、ｎフ
ロップ、として作動する回路網、すなわち通常フリップ
・フロップとして知られる周知の２出力回路網の多重出
力型が得られる。ホップフィールド回路網は、入力がノ
イズによりかなりひずみを受けていても、またはハード
ウェア結合のある部分が作動しなくても記憶メモリを連
想式に呼び出しが可能であるという意味で、きわめて丈
夫な回路網である。

一方、ホップフィールド回路網は記憶情報はまばらに占
有させねばならず、ホップフィールド回路網内の記憶ベ
クトルの数は約０．１５　Ｎ　（ここでＮは増幅器の数
）に制限させなければならないということを指示するた
めのある細工が行われてきた。また、ホップフィールド
回路網（一般ケースに対して）におけるＴ１ｊ値の計算
は容易ではなく、メモリ確保領域間の境界の正確な位置
の制御は容易ではない。

記憶装置を回路網内に簡単かつ効率的にプログラムする
こと゛を可能にする回路網構造を提供することが本発明
の目的である。

集積回路技術内で容易に実行可能な構成を提倶すること
が本発明の他の目的である。

（発明の概要） これらの目的および利点は、各々Ｎ個のビットを有する
に個のベクトルを記憶可能な新たな連想式計算回路網で
実現可能である。これは、決定回路網（たとえばにフロ
ップ回路網）と、および機能的には、直列に接続された
２つの回路網に分割可能なフィードバック構成とを含む
。第１の回路網は、その入力が決定回路網の出力に結合
され、Ｋ組の励起および抑止駆動信号を発生するように
構成される。各組は記憶ベクトルに対応し、さらにとく
には、記憶ベクトル内の各「１」は励起駆動信号を与え
、一方各「０」は抑止駆動信号を与える。決定回路網の
各々異なる出力状態に対しては、第１の回路網の出力に
に組の異なる状態が現れる。本発明の連想式計算神経回
路網への入力インターフェース・リードとしても利用可
能な第１の回路網の出力リードは、第２の回路網に結合
される。第２の回路網は、決定回路網の入力に負荷可能
なに個の出力信号を発生する。第２の回路網の出力信号
は、第２の回路網の記憶ベクトル上に負荷される入力信
号の投影に比例する。１実施例においては、投影は、負
荷入力が励起状態でありかつ記憶ベクトル内の対応成分
が「１」であるときに励起状態となり、そうでないとき
は非励起状態となる第２の回路網内の接続で得られる。

これは、記憶ベクトルを有する第２の回路網への入力信
号のＡＮＤ　（論理積）関数に対応する。他の実施例で
は、投影は、記憶ベクトルを有する第２の回路網への入
力信号の排他的ＮＯＲ（否定論理和）関数で得られる。

さらに他の実施例では、第１の回路網の出力と第２の回
路網の入力との間に挿入された増幅器の他の組が含まれ
る。相関器の応用についてもまた記載されている。

（実施例の説明） 第１図は本発明の原理を反映した１実施例の概略図であ
る。これは、ベクトル単位の増幅器回路網ＩＯと、型板
投影回路網２０と、（この２つがインターフェースリー
ドと共に相互結合回路網を構成する）と、決定回路網３
０と、および型板発生器回路網４０とを含み、これらは
すべて１つのフィードバック・ループ内で相互に結合さ
れる。第１図をよく注意してみると、前記の種々の分割
単位間の境界線はきわめて大きく任意の形をなしている
が、回路の機能説明が容易となるように境界線を選定す
るのが便利である、実際以下に示すように、本発明をよ
り小型に形成するように、分割ユニットのあるものをま
とめてもよい。

第１図におけるベクトル単位の増幅器回路網■０はゲー
トウェイとして働き、入力はライン１２を介してゲート
ウェイに投入され、出力はゲートウェイからライン１５
を介して取り出される。さらにとくには、増幅器回路網
１０はＮ個の増幅器１１を含むが、ここでＮは各出力ベ
クトルが有することが望ましいビット数である。入力信
号は増幅器１１の入力側に供給され、また第１図の増幅
器回路網１０の出力信号は増幅器１１の出力信号から得
られる。増幅器１１の出力はさらに型板投影回路網２０
に供給される。型板投影回路網２０はＮ個の入力リード
とに個の出力リードとを含むが、ここでＫは、第１図回
路網の記憶された「メモリ」すなわち安定状態の数であ
る。これらの安定状態は一組の望ましい出力ベクトル（
各々はＮビット長さ）を形成する。

型板投影回路網２０の入力および出力リードは格子を形
成し、格子結合点は相互結合ノード（節）を含む。ノー
ドは便宜上Ｃｉｊで表わされ、ここでｉは型板投影回路
網２０の出力リードを示し、ｊは型板投影回路網２０の
入力リードを示す。この構成において、型板投影回路網
２０のｉ番目の出力ラインは責、ＡｊＣ，に関係した信
号を有して次の回路網（回路網３０）を駆動する。ここ
でＡ、は５番目の増幅器の出力電圧である。

本発明の原理によれば、型板投影回路網２０のに個の出
力の各々に対する相互結合ノードの集合は、記憶ベクト
ルに関係する。すなわち、各記憶ベクトルＭ伊は、ビッ
トＭｎ”　ｔ２’…ＭｉｊＳ…ＭＩＮで定義され、ある
意味ではＣ１□、Ｃ１゜、・・・Ｃｉｊ。

・・・０１Ｎで実現される。各ＣｉｊとＭｉｊとの間の
対応（すなわちＭｉｊ情報を結合部に負荷する方法）は
、以下にさらに詳細に説明されるように、選択される計
量基準に関係する。しかしながら基本的には、Ｃｉｊ結
合部は、入力信号が期待出力ベクトルをいかに近似して
反映するかの尺度を発生する。

さらに一般的に言えば、型板投影回路網２０の出力信号
が、それにより記憶ベクトル上の入力信号の投影が確認
されるような尺度を発生する限り、Ｃｉｊの構成はいか
なるものでもよい。これは、代表例では、Ｃｉｊ結合は
、増幅器回路網１０が記憶ベクトルの１つに対応する状
態にあるときに型板投影回路網２０は型板投影回路網２
０の出力ラインの１つのみが決定回路網３０に最大駆動
を提供するような出力信号を発生するようなものである
ことを意味する。Ｃｉｊ結合の例として、記憶ベクトル
が他の記憶ベクトルを包含しないようなものであるとき
、Ｃ０，結合は、記憶ベクトルの５番目ビットがＪ 「１」のとき励起状態であり、記憶ベクトルの５番目ビ
ットが「０」であるときに非励起状態であるように選択
される。（励起結合は次に続く増幅器をｒオン」するも
のであり、非励起結合は次に続く増幅器に影響をおよぼ
さないものであり、また抑止結合は次に続く増幅器を「
オフ」にするものである。ときには非励起結合と抑止結
合との間の定義には実質的な差異がないことがある。）
したがって、お互いに包含し合わない一組の記憶ベクト
ルの場合は、結合Ｃｉｊは、 Ｃ，、−ＡＮＤ　（Ｖｊ、Ｍｉｊ） Ｊ に対応し、＼ここでＡＮＤは論理積関数を表わし、■、
は３番目の増幅器１１が「オン」のときに論理値「１」
をとりそうでないとき「０」をとる。

記憶ベクトルに関する前記の制限が許容できない応用例
においては、結合の性質はたとえば、弐〇　　−ＥＸＮ
ＯＲ（Ｖｊ、Ｍｉｊ） ｊ に従うように選択可能であり、ここでＥＸＮＯＲは排他
的否定論理和関数である。他の尺度ももちろん可能であ
る。

前記の２つの尺度は、代数積（ＴｌｊＵｊ）−ここでＴ
ｉｊ値は定乗数である−が用いられる従来技術による神
経回路網フィードバック・ループで用いられているもの
と異なることにおそらく気がつくはずである。一方前記
の計量基準は論理関係を利用している。しかしながら、
本発明は論理関係に限定されるものとみなされるもので
はない。逆に前記の例は、本発明における結合は、記憶
ベクトルに関し代数関数、論理関数または他の有用な関
数を使用可能であることを意図する。

前記のように、型板投影回路網２０の出力リードは決定
回路網３０に結合される。決定回路網３０の機能は、型
板投影回路網２０により発生された投影信号に応答して
、それから杉板発生器回路網４０に対する駆動信号を発
生し、この駆動信号は、増幅器回路網１０を、型板投影
回路網２０に現れた入力信号に最も近いところの杉板発
生器回路網４０内の一つの記憶ベクトルに対応する状態
におくであろう。

多くの応用例において、決定回路網３０の機能は、最大
駆動関数を有する型板投影回路網２０の出力ラインを選
択して、決定回路網３Ｇの対応出力ラインを「オン」に
し、一方決足回路網３０の他のすべての出力ラインを「
オフ」にする。すなわち、このような実施例においては
、決定回路網３０への入力は、１個の信号（たとえばｐ
番目）が最大であるようなに個１組の信号である。決定
回路網３０の出力はまた、１個の出力信号（たとえばＥ
　）が高くすなわち「オン」でその他すべての信号は「
オフ」であるようなに個１組の信号Ｅ　ｔ　、Ｅ　２　
、・・・ＥＫ、でもある。この相互抑止型の決定回路網
３０は、Ｋ個の増幅器３１とフィードバック回路網３２
とからなる単一のにフロップホップフィールド回路網（
前記）を有する第１図の回路網内で達成され、ここでフ
ィードバック回路網３２内のＴｌｊ結合係数は、ｉ≠ｊ
のとき、Ｔ、、−−１で、そうでないとＪ きに０である関係に従う。Ｋフロップの異なる実施例を
第２図に示し、以下に説明する。

決定回路網３０に対するにフロップ実施例は最も簡単で
あるが、これが唯一ではない。たとえば、決定回路網３
０への入力における「最大」投影信号は、決定回路網３
０の一個以上の出力ラインを「オン」にするように設計
することが可能であり、または決定回路網３０の出力に
おいて異なるアナログ信号を誘導するように設計するこ
とも可能である。

再び第１図に注目すると、決定回路網３０の出力信号は
型板発生器回路網４０に接続される。構造的に型板投影
回路網２０に類似の型板発生器回路網４０は、内部で格
子を形成するに個の入力リードおよびＮ個の出力リード
を有する。格子の結合点は便宜上Ｃ−，で表わされる結
合ノードを含み、ここで１は型板発生器回路網４０の１
番目の入力リードを示し、ｊは型板発生器回路網４０の
ｊ番目の出力リードを示す。型板発生器回路網４０は型
板発生器回路網であるので、決定回路網３０かにフロッ
プである応用例においては結合関係はＣ″ｌｊ＝Ｍｉｊ
であり、ここでＣ′ｉｊ−１は励起結合に対応し、Ｃ′
ｉｊ−Ｏは抑止結合に対応する。型板発生器回路網４０
の出力リードはベクトル単位の増幅器回路網１００入力
に接続され、このように型板発生器回路網４０は、増幅
器回路網ｌＯを記憶ベクトルの１つに対応する状態に維
持するように働く。

以上では型板発生器回路網４０　（Ｃ＝　、）に対する
特定の相互結合方法を説明したけれども、型板発生器回
路網４０への入力ラインが増幅器回路網１０を記憶ベク
トルに対応する状態に置くようにする一組の駆動信号を
出力させる限り、いかなる駆動方法でもよいことに注目
すべきである。型板発生器回路網４０へのにフロップ入
力により、記憶ベクトルとＣ′０．結合との間にきわめ
て簡単な対応がＪ 得られることは当然である。

第１図の回路網を異なる状態に移動させるために、決定
回路網３０は決定回路網３０内のすべての増幅器３１を
「オフ」にする制御リード３３を含む。制御リード３３
が作動すると増幅器３１は出力電圧を発生せず、この状
態はフィードバック回路網３２の抑止作動と（増幅器回
路網ｌＯの増幅器１１を駆動する）型板発生器回路網４
０の駆動作用とを不能化する。

次に、各増幅器１１に適切な電圧を負荷するのに入力ラ
イン１２が使用され、これにより増幅器回路網１０を異
なる状態に置く。型板投影回路網２０の前記の作動によ
り、増幅器回路網１０の新しい状態は型板投影回路網２
０の出力ライン上に一組の型板投影を発生する。そのＣ
ｉｊ結合が増幅器回路網１０の新たに形成された状態に
最も近く　（選択された計量基準による）、記憶ベクト
ルに対応するような型板投影回路網２０の出力ラインは
、この場合、決定回路網３０内に最大電流を投入するも
のである。制御リード３３を非作動にすると、最大投入
電流を有する入力ラインはその対応増幅器を「オン」に
する最初のラインであり、この増幅器は決定回路網３０
のにフロップに従ってフィードバック回路網３２を介し
てその他のすべての増幅器を抑止する。

「オン」にされた決定回路網３０の出力ラインは型板発
生器回路網４０を介して、増幅器回路網１０内の種々の
増幅器に励起信号および抑止信号を適切に負荷させ、こ
れにより、回路網を、負荷された入力により増幅器回路
網１０が最初に置かれた状態に最も近くにマツチする（
型板投影回路網２０に対して、選択された計量基準によ
る最大投影値を有する）ベクトルに対応する静止状態に
置く。

第２図はにフロップ決定決定回路網３０の効率的な実施
例を示す。第２図において、増幅器であるゲート３１は
３個の入力ＡＮＤゲートの形式で実行され、ここで各Ａ
ＮＤゲート３１の出力は、ＡＮＤゲート入力の一つと接
地との間に結合される直列結合の２個の相補ＭＯＳスイ
ッチ３４．３５に結合される。すべてのＡＮＤゲート３
１の第２の入力は制御リードライン３３に結合され、Ａ
ＮＤゲート３１の第２の入力は制御リードライン３３に
結合され、ＡＮＤゲート３１の残りの入力は決定回路網
３０への入力を形成する。第２図のスイッチ３４．３５
は、ｐチャンネル・スイッチ３４とｎチャンネル・スイ
ッチ３５とである。

ＡＮＤゲートの入力側に結合されたスイッチ３４は、そ
の制御電圧が高いときに開き、その制御電圧が低いとき
に閉じる。逆にスイッチ３５は、その制御電圧が高いと
きに閉じ、その制御電圧が低いときに開く。相補スイッ
チの結合点はすべて、抑止ライン３Ｂと抵抗器とを介し
て、電源ＶＤＤに結合される。運転時に、制御リードラ
イン３３上の電圧が低いときはゲート３１は動かない。

したがって、スイッチ３４は閉じてスイッチ３５は開き
、ライン３６は電圧が高い。制御リードライン３３の電
圧が高くなると直ちに、ゲー［１は決定回路網３０に負
荷される駆動信号の影響を受けて「オン」になり始める
。最大駆動信号を有するゲートが最初に「オン」になり
、それに接続されたスイッチの状態を反転する。その付
属のスイッチ３５はライン３Ｂを低状態に駆動し、閉じ
ているスイッチ３４を介して、ライン３６上の低レベル
はすべてのゲート３１をオフにするが、最初に「オンＪ
になったゲートは除く　（その付属のスイッチ３４は「
オン」にされたゲート３１により開かれたからである。

） 型板投影回路網２０および型板発生器回路網４０のＣ６
，およびＣ′ｉｊ結合は、型板投影回路網２０およｌコ び型板発生器回路網４０内のＣｉｊおよび”ｌｊ結合Ｊ を実現する回路内の記憶ベクトルのＭｉｊビットを物理
的に付加することにより実行可能である。しかしながら
、Ｍｉｊビットがアクセス可能記憶セル内と同様に変更
可能な方法で型板投影回路網２０および型板発生器回路
網４０内に記憶可能であるとき、それはより融通性のき
く回路を作成する。

第３図は記憶セルを使用した型板投影回路網２０のＣｉ
ｊ結合の一実施例の展開図を示す。ライン１５は型板投
影回路網２０の入力ラインであり、ライン２１は型板投
影回路網２０の出力ラインである。２２のブロックはＭ
ｉｊの値を保有するたとえばフリップ−フロップのよう
なセルである。前記のＥＸＮＯＲ（排他的否定論理和）
を得るために、形成されなければならない所要論理関数
は Ｖｊ　−Ｍｉｊ＋Ｖｊ　−Ｍｉｊである・この論理関数
は、第３図のように、トランジスタ２３．２４．２５お
よび２Ｂを配置して実現可能である。

トランジスタ２４はライン１５上の真の値で「オン」さ
れ、一方トラ゛ンジスタ２３はセル２２の出力における
真の値により「オン」にされる。トランジスタ２３およ
び２４は直列に結合され。電源ＶＤＤ（これに抵抗器２
７が結合される。）とライン２１との間に挿入される。

トランジスタ２３および２４の直列結合と並列にトラン
ジスタ２５および２６が直列に結合される。トランジス
タ２５および２６は、セル２２の出力とライン１５との
それぞれにおける偽の値により「オン」される。′ 第４図は型板発生器回路網４０のＣ′ｉｊ結合の一実施
例の展開図を示す。ライン１２は型板発生器回路網４０
の出力ラインであり、ライン４１は型板発生器回路網４
０の入力ラインである。第４図に示すように、ブロック
２２はＭｉｊの値を保有するセルであり、その値はライ
ン４１の制御の下にトランジスタ・スイッチ４３を介し
てライン１２に伝達される。前記の実施例においてＣｉ
ｊおよびＣ′ｉｊはともセル２２により制御されること
がわかれば、型板投影回路網２０と型板発生器回路網４
０とを組合わせることによりＶＬＳＩ実施の利点が得ら
れることは明らかである。第５図は、あるセル２２が必
要な電流を容易に制御可能なように、型板投影回路網２
０および型板発生器回路網４０の入力ラインおよび出力
ラインをインターリ−ピングさせるための１つの方法を
示す。増幅器１１の入力および出力ラインは第５図にお
いて列を構成し、増幅器３１の入力および出力ラインは
第５図において行を構成する。出力列ラインと入力行ラ
インとが交叉するノードはＣｉｊ結合を含み、出力行ラ
インと入力列ラインとが交叉するノードはＣ′ｉｊ結合
を含む。わかりやすくするために第５図は第５図の部分
引伸ばし部分を含み、部分引伸し部はＣおよびＣ′の両
方の結合部を含んで、単一のＭｉｊセル２２が両方の結
合部を制御する様子を示す。

第５図内にはセル２２との結合は示されていないが、第
５図の構成内でＭｊｊビットを貯蔵する種々のセルは直
列シフト・レジスタ状の相互結合が可能で、これにより
、記憶されたベクトルのＭｉｊ値を希望どおりに１から
Ｎまたは、Ｋボートからストアするか；または通常のＲ
ＡＭとしてアドレスされるように配置される。

第１図の配置はベクトル単位の増幅器回路網１゜を含み
、この増幅器回路網１０は再生と、および図示のへカポ
ートと出力ボートとの間のある程度の分離とを与える。

しかしながら、ある応用例においては、増幅器ｌｌなし
で行なうほうが好ましいかもしれない。これは、Ｃ′１
ｊにより供給される電流駆動を、型板投影回路網２０に
直接負荷される対応の電圧駆動（低圧電源インピーダン
ス）で置換えることにより達成可能である。これは第５
図における各列対を押潰したものに等価であり、その結
果第６図が得られる。したがって第６図は、Ｋフロップ
の神経の決定回路網３０と相互結合回路網５０とを含み
、この相互結合回路網５０は決定回路網３０に信号を負
荷するに個のリードの一つの出力ポートと、決定回路網
３０から信号を受け取るに個のリードの一つの入力ポー
トと、および第６図の回路網へのインターフェースとし
て働くＮ個のリードの入力／出力ポートと、を有する。

第１図に示すように、Ｋは記憶ベクトルの数であり、Ｎ
はベクトル当りのビット数である。前記に従って、決定
回路網３０の各出力Ｅ、は、 結合関数； ＥＸＮＯＲ（ＡＮＤ　（Ｅｌ、Ｍｉｊ）、Ｍｊ）を介し
て、ｊ番目の増幅器３１に電流駆動を供給する。論理相
互結合配置の一つの実施例を第６図の引伸し部分内に示
す。

第７図は本発明の神経回路網の興味ある応用例を示す。

入力信号上の相互相関計算（または自己相関計算）を実
行することが好ましい場合がしばしばある。相互相関計
算は、たとえば、ベクトルＭ（Ｎビットを含む）を発生
するために入力信号の相互関数が評価されるべき相手の
信号をサンプリングして、ベクトルＭをベクトルの一つ
として型板投影回路網２０および型板発生器回路網４０
内に記憶することにより実行可能である。次にＭの移動
複製が型板投影回路網２０および型板発生器回路網４０
の他のベクトルとして記憶される。この配置は第７図に
示され、ここでレジスタ６０には基準信号（ベクトル）
Ｍがロードされ、Ｍの異なる成分はＭの遅延複製の前記
の記憶を行なうために互い違いに第７図の種々のセル２
２にロードされる。これは第７図の斜め貫通線５、５２
および５３で示される。運転時に、第７図の回路網の入
力／出力ポートに入力信号が加えられると、その直後に
負荷された信号に最も近い入力／出力ポートに出力ベク
トルを供給する。決定回路網３０の入力および出力ポー
トは、相関器応用において異なる、またおそらくはさら
（ご有効な指示を与えるであろう。決定回路網３０の出
力ポートは、一つの成分が高くすなわち「１」であり、
他の成分はすべて低いようなベクトルを供給する。高い
成分は、入力信号に対し最も良い相関を有するＭの特定
の遅延複製を明確にする。決定回路網３０への入力ボー
トは実際の相関値を与える。

ここでは多数の実施例が開示されているけれども、本発
明に関係を有する当業者であれば、本発明の精神と範囲
とから逸脱することなく、さらに他の実施例および応用
例を着想可能であるほことは疑いない。たとえば、前記
説明は、増幅器１１および３１により発生された電圧は
ある変更可能なアナログ値であってよいということをと
くに述べてはいないが、このような具体例は本発明の範
囲内であることは明らかである。

さらに他の例では、（第１図における）型板投影回路網
２０の出力以外の出力を用いる概念が拡張可能である。

たとえば、決定回路網３０の出力信号は、型板投影回路
網２０の出力と同様に選択記憶装置を示すものであり、
また回路４０の駆動信号である。決定回路網３０かにフ
ロップであれば、決定回路網３０の出力はきわめて簡単
であり、（ｐ番目の出力リード内の「１」は、ｐ番目の
ベクトルが選択されたことを意味する）、その出力は、
符号化形式または非符号化形式で、回路網の出力として
使用可能である。したがって、第１図の回路網の出力は
、第８図に示すように、決定回路網３０の出力を符号器
７０で符号化し、符号化された出力をシフト・レジスタ
８０にロードし、および第８図の回路網の出力信号をレ
ジスタ８０の直列出力から引き出すことにより取り出し
可能である、これは当然に、第８図の回路網とインター
フェースを形成するのに必要なリードの数を減少する。

Ｋフロップ以外の決定回路網３０はおそらく、符号器７
０がなくてもすむであろう。

第８図の出力信号として、増幅器回路網ＩＯへの駆動信
号とそれに追加して補助の型板発生器回路網４１からの
いくつかの出力リードとを使用する型板発生器回路網４
０が第８図にはさらに示されている。これにより第８図
の回路網は、その入力に最も近い複製を出力する単なる
連想記憶装置以上の作動が可能となる。型板発生器回路
網４１からの迫加出力は、各ベクトルに対し記憶が望ま
しいいかなる追加情報も提供可能である。型板発生器回
路網４１は決定回路網３０の出力信号により駆動される
。

尚、ワードプロセッサの都合上、下つきが省略されて（
例えばＣｉｊはＣｉｊと）表示しているとこもあるが、
これらは当業者には容易に理解されるであろう。

【図面の簡単な説明】

第１図は連想計算回路網の路線図、 第２図は第１図の決定回路網の効率的な実施例を示す図
、 第３図および第４図は第１図の回路網のＣｉｊおよびＣ
′ｉｊ結合を具体化した一つの実施例をしめす図、 第５図は型板投影回路網２０お、よび４０をインターリ
ーブ（重ね合せ）する第１図の物理的配置構造図で、こ
れにより両方の回路網を制御するために、記憶ベクトル
の組内の各ビットに対し単一の記憶セルの使用が可能に
なる構造図； 第６図は本発明の連想計算回路網の他の路線図；第７図
は本発明の連想計算回路網の相関器応用例；をしめす図
および 第８図は他の応用例に使用可能な第１図の回路網の種々
の記憶装置および出力ボートを示す図である。 ｌＯ・・・増幅器回路網 １１・・・Ｎ個の増幅器 １２・・・相互結合回路網入力リード １５・・・相互結合回路網出力リード、２０・・・型板
投影回路網、 ３０・・・決定回路網、 ３Ｉ・・・Ｋ個の増幅器（ＡＮＤゲート）３２・・・フ
ィードバック回路網、 ３８・・・制御手段、 ４０・・・型板発生器回路網、 ４１・・・追加出力リード用型板発生器回路網、５０・
・・相互結合回路網 ７０・・・符号化手段 ８０・・・シフト・レジスタ手段 ＦＩＧ、　２ ＦＩＯ１４ ＦＩＧ、　　６ 手続補正書彷幻 昭和６３年５月１６日

Claims (27)

【特許請求の範囲】
1. （１）決定回路網の出力ポートに、前記決定回路網の入
   力ポートに現われる入力信号へのベクトルの影響の確認
   を表示する信号を発生するための決定回路網；および 前記出力ポートに結合された入力リードと、前記入力ポ
   ートに結合された出力リードと、およびインターフェー
   ス・リードとを有する相互結合回路網であって、前記回
   路網インタフェース・リードの各々ｉは、結合Ｃ＿ｉ＿
   ｊを介して前記相互結合回路網の出力リードの各々ｊに
   、また結合Ｃ′＿ｉ＿ｊを介して前記相互結合回路網の
   入力リードの各々ｊに結合され、かつＣ＿ｉ＿ｊおよび
   Ｃ′＿ｉ＿ｊは、信号を前記出力リード上に影響させて
   、Ｋ個のベクトルに関係するものであるところの相互結
   合回路網；とからなることを特徴とするＫ個のベクトル
   を記憶するための回路網。
2. （２）前記Ｃ＿ｉ＿ｊ結合は、前記決定回路網の前記入
   力ポートに、前記インターフェース・リードの信号の前
   記Ｋ個のベクトル上への投影に関係する前記信号を発生
   することを特徴とする特許請求の範囲第１項記載の回路
   網。
3. （３）ｊの選択値に対する前記Ｃ＿ｉ＿ｊ結合の各組は
   、前記相互結合回路網のｊ番目の出力リードに、前記イ
   ンターフェース・リード上の信号の前記Ｋ個のベクトル
   の一つの上への投影に関係する前記信号を発生すること
   を特徴とする特許請求の範囲第１項記載の回路網。
4. （４）前記Ｃ′＿ｉ＿ｊ結合は、前記相互結合回路網を
   、前記回路網インターフェース上の信号が前記Ｋ個のベ
   クトルの一つに対応するような状態へ駆動するための信
   号を発生することを特徴とする特許請求の範囲第１項記
   載の回路網。
5. （５）前記決定回路網はＫフロップの回路網であり、与
   えられた添字ｊに対する前記Ｃ′＿ｉ＿ｊの各組は前記
   Ｋ個のベクトルの一つに関係することを特徴とする特許
   請求の範囲第１項記載のの回路網。
6. （６）前記Ｃ＿ｉ＿ｊ結合の各組は、前記にフロップ回
   路網の前記入力ポートに前記インターフェース・リード
   上の信号の前記Ｋ個のベクトル上への投影に関係する前
   記信号を発生することを特徴とする特許請求の範囲第５
   項記載の回路網。
7. （７）前記Ｋ個のベクトルの各ベクトルＭ＿ｊはビット
   Ｍ＿ｉ＿ｊからなり、前記Ｃ′＿ｉ＿ｊの各々は、Ｍ＿
   ｉ＿ｊ＝１のときに励起結合を、またＭ＿ｉ＿ｊ＝０の
   ときに抑止結合を形成することを特徴とする特許請求の
   範囲第５項記載の回路網。
8. （８）前記Ｋ個のベクトルの各ベクトルＭ＿ｊはビット
   Ｍ＿ｉ＿ｊからなり、Ｃ＿ｉ＿ｊ＝ＡＮＤ（Ｖ＿ｊ、Ｍ
   ＿ｉ＿ｊ）、（ここでＶ＿ｊは前記インターフェース・
   リードのｊ番目のリード上の信号）であることを特徴と
   する特許請求の範囲第５項記載の回路網。
9. （９）前記Ｋ個のベクトルの各ベクトルＭ＿ｊはビット
   Ｍ＿ｉ＿ｊからなり、 Ｃ＿ｉ＿ｊ＝ＥＸＮＯＲ（Ｖ＿ｊ、Ｍ＿ｉ＿ｊ）（ここ
   でＶ＿ｊは前記インターフェース・リードのｊ番目上の
   信号）であることを特徴とする特許請求の範囲第５項記
   載の回路網。
10. （１０）前記Ｋ個のベクトルの各ベクトルＭ＿ｊはビッ
    トＭ＿ｉ＿ｊからなり、Ｃ′＿ｉ＿ｊ＝ＡＮＤ（Ｅ＿ｊ
    、Ｍ＿ｉ＿ｊ）（ここでＥ＿ｊは前記Ｋフロップのｊ番
    目の出力）であることを特徴とする特許請求の範囲第５
    項記載の回路網。
11. （１１）出力ポートに最大信号を有する入力ポートを表
    示する出力信号を発生するための入力ポートと出力ポー
    トを有する決定回路網；および 前記出力ポートに結合された入力リードと、前記入力ポ
    ートに結合された出力リードと、および回路網インター
    フェース・リードとを有する相互結合回路網であって、
    前記回路網インターフェース・リードの各々ｉは、結合
    Ｃ＿ｉ＿ｊを介して前記相互結合回路網の出力リードの
    各々ｊに、また結合Ｃ′＿ｉ＿ｊを介して前記相互結合
    回路網の入力リードの各々ｊに結合され、かつ前記Ｃ＿
    ｉ＿ｊおよびＣ′＿ｉ＿ｊ結合は前記Ｋ個のベクトルに
    関係するものであるところの相互結合回路網； とからなることを特徴とするＫ個のベクトルを記憶する
    ための回路網。
12. （１２）出力ポートに最大信号を有する入力ポートを表
    示する出力信号を発生するためのＫ個の入力ポートとＫ
    個の出力ポートとを有する決定回路網と；および 前記Ｋ個の出力ポートに結合されたＫ個の入力リードと
    、前記Ｋ個の入力ポートに結合されたＫ個の出力リード
    と、Ｎ個の回路網入力リードと、およびＮ個のベクトル
    出力リードとを有する相互結合回路網であって、前記ベ
    クトル出力リードの各々ｉは、結合Ｃ＿ｉ＿ｊを介して
    前記相互回路網の各出力リードｊに結合され、各対応の
    回路網入力リードｉは結合Ｃ′＿ｉ＿ｊを介して前記相
    互結合回路網の各入力リードｊに結合され、かつ前記Ｃ
    ＿ｉ＿ｊおよびＣ′＿ｉ＿ｊは前記Ｋ個のベクトルに関
    係するものであるところの相互結合回路網と； からなることを特徴とする、各ベクトルＭ＿ｉはビット
    Ｍ＿ｉ＿ｊを含むところのＫ個のベクトルを記憶するた
    めの回路網。
13. （１３）前記決定回路網はＫフロップ回路網であり、前
    記Ｃ＿ｉ＿ｊおよびＣ′＿ｉ＿ｊ結合の各々は前記Ｍ＿
    ｉ＿ｊに関係することを特徴とする特許請求の範囲第１
    ２項記載の回路網。
14. （１４）前記相互結合回路網入力リードと前記相互結合
    回路網ベクトル出力リードとの間に挿入された増幅器を
    さらに含むことを特徴とする特許請求の範囲第１３項記
    載の回路網。
15. （１５）各々、前記回路網入力リードの一つに結合され
    た入力リードと、前記相互結合回路網ベクトル出力リー
    ドの一つに結合された出力リードとを有するＮ個の増幅
    器をさらに含むことを特徴とする特許請求の範囲第１３
    項記載の回路網。
16. （１６）負荷入力信号を受け入れるためのＮ個の入力リ
    ードを含む入力ポートと； Ｎ個の入力リードに応答してＮ個の出力信号を発生する
    ための増幅器回路網と； 前記Ｎ個の出力信号に応答して、各々前記Ｎ個の出力信
    号の前記Ｋ個の異なるベクトルへの投影を示すＫ個の投
    影信号を発生するための型板投影回路網と； Ｋ個の投影信号に応答して、前記Ｋ個の投影信号の最大
    のものを表示するＫ個の駆動信号を発生するための決定
    回路網と；および 前記Ｋ個の駆動信号に応答して、前記Ｎ個の入力リード
    に負荷されるＮ個の型板発生信号を発生し、前記Ｎ個の
    出力信号を前記Ｋ個のベクトルの一つに対応する状態へ
    駆動するための型板発生器回路網と； からなることを特徴とする各々Ｎビットで表わされるＫ
    個のベクトルを記憶するための回路網。
17. （１７）入力ポートと出力ポートとを有するＫ個の増幅
    器と； 前記増幅器の前記入力ポートに結合されたＫ個の出力リ
    ードと、前記増幅器の前記出力ポートに結合されたＫ個
    の入力リードとを有するフィードバック回路網であって
    、前記フィードバック回路網の各入力リードｉは前記フ
    ィードバック回路網の各入力リードｉは、前記フィード
    バック回路網内において、すべてのｉ≠ｊに対し第１の
    固定値を有する抑止結合を介して前記フィードバック回
    路網の各出力リードｊに結合されるところのフィードバ
    ック回路網と；および 前記増幅器の前記出力ポートに結合されたＫ個の入力リ
    ードと、前記増幅器の前記入力ポートに結合されたＫ個
    の出力リードと、およびＮ個のインターフェース・リー
    ドとを有する相互結合回路網であって、各インタへフェ
    ース・リードｉは、結合Ｃ＿ｉ＿ｊを介して前記相互結
    合回路網の各出力リードｊに、また結合Ｃ′＿ｉ＿ｊを
    介して前記相互結合回路網の各入力リードｊに接続され
    。かつ、前記Ｃ＿ｉ＿ｊおよびＣ′＿ｉ＿ｊ結合は前記
    Ｍ＿ｉ＿ｊに関係するものであるところの相互結合回路
    網と； からなることを特徴とする、１からＫの値をとるｊを有
    する各ベクトルＭ＿ｊは１からＮまでの値をとるビット
    Ｍ＿ｉ＿ｊを含むところのＮ個のビットからなるＫ個の
    ベクトルを記憶するための回路網。
18. （１８）前記Ｋ個の増幅器を不能化するための制御手段
    をさらに含むことを特徴とする特許請求の範囲第１７項
    記載の回路網。
19. （１９）前記決定回路網に結合され、前記出力ポートに
    おける出力信号のすべてを不能化するための制御手段を
    さらに含むことを特徴とする特許請求の範囲第１項記載
    の回路網。
20. （２０）前記決定回路網の前記出力ポートに現われる信
    号に応答して出力信号を発生することを特徴とする特許
    請求の範囲第１項記載の回路網。
21. （２１）回路網出力ポートと、および前記回路網出力ポ
    ートと前記決定回路網の前記出力ポートとの間に挿入さ
    れたシフト・レジスタ手段と、をさらに含むことを特徴
    とする特許請求の範囲第１項記載の回路網。
22. （２２）前記シフト・レジスタ手段と前記決定回路網の
    前記出力ポートとの間に挿入された符号化手段をさらに
    含むことを特徴とする特許請求の範囲第２１項記載の回
    路網。
23. （２３）回路網出力ポートと、および前記回路網出力ポ
    ートと前記決定回路網の前記出力ポートとの間に挿入さ
    れた符号化手段をさらに含むことを特徴とする特許請求
    の範囲第１項記載の回路網。
24. （２４）前記Ｎ個の相互結合回路網ベクトル出力リード
    上の信号に応答する回路網出力ポートをさらに含むこと
    を特徴とする特許請求の範囲第１２項記載の回路網。
25. （２５）回路網出力ポートと、および前記回路網出力ポ
    ートに接続されかつ前記相互回路網ベクトル出力リード
    に応答するシフトレジスタ手段と、をさらに有すること
    を特徴とする特許請求の範囲第１２項記載の回路網。
26. （２６）前記相互結合回路網インターフェース・リード
    に結合された回路網出力リードをさらに含むことを特徴
    とする特許請求の範囲第１項記載の回路網。
27. （２７）前記決定回路網の前記Ｋ個の出力ポートに応答
    して、前記回路網の追加出力リード用の信号を発生する
    ための補助回路網をさらに含むことを特徴とする特許請
    求の範囲第２６項記載の回路網。