JPS63263534A

JPS63263534A - Adder

Info

Publication number: JPS63263534A
Application number: JP9892187A
Authority: JP
Inventors: Kunihiko Fujii; 邦彦藤井; Shigeto Suzuki; 茂人鈴木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-04-22
Filing date: 1987-04-22
Publication date: 1988-10-31

Abstract

PURPOSE:To reduce load at the time of rise of a signal, to quickly perform an operation by symmetrically arranging nMOS transistor TR groups and pMOS TR groups. CONSTITUTION:The titled adder consists of a carry signal processing circuit 1,where A.B+(A+B).Ci=0 is given by outputs of nMOS TR groups 1n-12n and A.B+(A+B).Ci=1 is given by outputs of pMOS TR groups 1p-12p with respect to input signals of an addend A, an augend B, and carry Ci from the lower digit, and a sum signal processing circuit 2 where an output Co of carry signal processing circuits 1 and 3 is taken as the input and A.B.Ci+(A+B+ Ci).Co=0 is given by outputs of nMOS TR groups 1n-12n and A.B.Ci+(A+B +Ci).Co=1 is given by outputs of pMOS TR groups 1p-12p. Since the rise characteristic to the output load is improved with the same cell area by symmetrical arrangement of nMOS TR groups 1n-12n and pMOS TR groups 1p-12p, the transient area of the signal is made more sharp to quickly perform the operation.

Description

【発明の詳細な説明】産業上の利用分野本発明はＣＭＯ３１ビット加算器に関するものである。[Detailed description of the invention] Industrial applications The present invention relates to a CMO 31-bit adder.

従来の技術１ビツト加算器では桁上げ信号ＣＯおよび和信号Ｓの論
理式を次式で表すことが一般的である。In a conventional 1-bit adder, the logical expressions of the carry signal CO and the sum signal S are generally expressed by the following equation.

Ｃｏ＝Ａ−Ｂ＋　（Ａ＋Ｂ）　　・ＣｉＳ　　＝Ａ−Ｂ
−Ｃｉ＋（Ａ＋Ｂ＋ＣＬ）・Ｃ。Co=A-B+ (A+B) ・CiS=A-B
-Ci+(A+B+CL)・C.

したがって上記の回路をＣＭＯ３で構成する場合は第２
図に示すように、ｎＭＯＳトランジスタ群と９ＭＯ５）
ランジスタ群とは互いに相補的な関係にあるため、桁上
げ信号処理回路３はｎＭＯ３側：Ａ−Ｂ＋　（Ａ＋Ｂ）
　・ＣｉｐＭＯ３側：（Ａ−Ｂ＋Ｃｉ）・（Ａ＋Ｂ）と
いう構成になる。Therefore, when the above circuit is configured with CMO3, the second
As shown in the figure, nMOS transistor group and 9MO5)
Since the transistor group has a complementary relationship with each other, the carry signal processing circuit 3 is on the nMO3 side: A-B+ (A+B)
-CipMO3 side: The configuration is (A-B+Ci)/(A+B).

一方和信号処理回路４はｎＭＯ３側：　Ａ−Ｂ　−Ｃｉ＋（Ａ＋Ｂ＋Ｃｉ）　・
でτｐＭＯ３側：　（Ａ−Ｂ−Ｃｉ＋Ｃｏ）　・（Ａ＋
Ｂ＋Ｃｉ）という構成になる。On the other hand, the sum signal processing circuit 4 is on the nMO3 side: A-B -Ci+(A+B+Ci)
and τpMO3 side: (A-B-Ci+Co) ・(A+
B+Ci).

ただし、１ｎｘ１２ｎはｎＭＯＳトランジスタ、１ｐ−
１２ｐはｐＭＯ３）ランジスタである。However, 1nx12n is an nMOS transistor, 1p-
12p is a pMO3) transistor.

また、各図面で用いた記号は第４図にその対応を示す。Further, the correspondence of the symbols used in each drawing is shown in FIG.

発明が解決しようとする問題点このような従来の０ＭＯ３１ビツト加算器では桁上げ信
号処理回路３の出力遅延はロー側がｎＭＯｓＭＯＳトラ
ンジスタ群とえば、Ｉｎ。Problems to be Solved by the Invention In such a conventional 0MO31-bit adder, the output delay of the carry signal processing circuit 3 is caused by a group of nMOSMOS transistors on the low side, such as In.

２ｎ）に対し、ハイ側が９ＭＯ３）ランジス２３段（た
とえば、ｉｐ、２ｐ、３ｐ）で決定され、和信号処理回
路４の出力遅延はロー側がｎＭＯｓＭＯＳトランジスタ
群とえば、９　ｎ、　　１０　ｎ。2n), the high side is determined by 23 stages of 9MO3) Rungis (for example, ip, 2p, 3p), and the output delay of the sum signal processing circuit 4 is determined by the nMOS transistor group on the low side, for example, 9n, 10n.

１１ｎ）に対し、ハイ側がｐＭＯＳトランジスタ４段（
たとえば、８ｐ、９ｐ、１０ｐ、１ｉｐ）で決定される
ため負荷による信号の立ち上がり時の遅延が大きくなり
、高速動作を必要とする回路への適用が困難であった。11n), the high side has four stages of PMOS transistors (
For example, 8p, 9p, 10p, 1ip), the delay at the rise of the signal due to the load becomes large, making it difficult to apply to circuits that require high-speed operation.

本発明はかかる点に鑑みてなされたもので、加算器の桁
上げ信号処理回路と和信号処理回路の９ＭＯ３）ランジ
スタ群の構成をそれぞれｎ　ＭＯＳトランジスタ群の構
成と同一にし、信号の立ち上□ かり時の負荷を軽減することで高速動作の可能な加算器
を提供することを目的としている。The present invention has been made in view of this point, and the configurations of the 9MO3) transistor groups in the adder carry signal processing circuit and the sum signal processing circuit are made the same as the configurations of the nMOS transistor groups, and the signal rise □ The objective is to provide an adder that can operate at high speed by reducing the load during calculation.

問題点を解決するための手段本発明は上記問題点を解決するため、被加数Ａ。Means to solve problems In order to solve the above problems, the present invention uses the summand A.

加数Ｂ、上下位らの桁上げＣｉの入力信号に対し、Ａ−
Ｂ＋（＾十Ｂ）　−Ｃｉ　−０がｎＭＯＳトランジスタ
群の出力で与えられ、Ａ−Ｂ＋（＾＋Ｂ）・Ｃｔ−１が
９ＭＯ３）ランジスタ群の出力で与えられる桁上げ信号
処理回路と、桁上げ信号処理回路の出力でτを入力とし
てＡ−Ｂ−Ｃｉ　＋（Ａ＋Ｂ　＋Ｃｔ）・Ｃ０−０がｎ
ＭＯｓＭＯＳトランジスタ群で与えられ、Ａ−Ｂ−Ｃｉ
＋　（Ａ＋Ｂ＋Ｃｉ）　　・で］＝１が９ＭＯ３）ラン
ジスタ群の出力で与えられる和信号処理回路とにより構
成するものである。For the input signal of addend B, carry Ci from upper and lower, A-
A carry signal processing circuit in which B+(^1B) -Ci -0 is given by the output of the nMOS transistor group, and A-B+(^+B)・Ct-1 is given by the output of the 9MO3) transistor group, and the carry With τ as input at the output of the signal processing circuit, A-B-Ci + (A+B +Ct)・C0-0 is n
A-B-Ci is given by a group of MOsMOS transistors.
+(A+B+Ci)]=1 is 9MO3) and a sum signal processing circuit given by the output of a group of transistors.

作用本発明は、上記したｎＭＯＳトランジスタ群と９ＭＯ３
）ランジスタ群の対称配置により、同じセル面積で出力
負荷に対する立ち上がり特性の改善が図れるため、信号
のトランジェントｆｉｌ域をより急峻なものとすること
ができる。Function The present invention combines the above-mentioned nMOS transistor group and 9MO3
) By symmetrically arranging the transistor group, it is possible to improve the rise characteristics with respect to the output load with the same cell area, so that the transient fil region of the signal can be made steeper.

実施例第１図は本発明の加算器の一実施例を示す回路図である
。第１図において、１は被加数Ａ、加数Ｂおよび下位桁
からの桁上げ信号Ｃｉを入力とする桁上げ信号処理回路
であり、２は被加数Ａ、加数Ｂ、下位桁からの桁上げ信
号Ｃｉおよび桁上げ信号処理回路ｌの出力でτを入力と
する和信号処理回路である。Embodiment FIG. 1 is a circuit diagram showing an embodiment of the adder of the present invention. In FIG. 1, 1 is a carry signal processing circuit that receives the carry signal Ci from the summand A, the addend B, and the lower digits, and 2 is the carry signal processing circuit that receives the carry signal Ci from the summand A, the addend B, and the lower digits. This is a sum signal processing circuit whose inputs are the carry signal Ci and the output of the carry signal processing circuit l.

第３図は０ＭＯ３加算器の桁上げ、和信号処理の入力論
理に対する各トランジスタ群の出力論理を表したもので
ある。FIG. 3 shows the output logic of each transistor group with respect to the input logic of the carry and sum signal processing of the 0MO3 adder.

以下、動作説明を第１図と第３図をもとにして行う。The operation will be explained below based on FIGS. 1 and 3.

まず、桁上げ信号処理回路１は（ｉ）（Ａ、Ｂ、Ｃｉ）＝　（０，Ｏ，＊）のとき９Ｍ
Ｏ３）ランジスタｔｐ、２ｐがＯＮ。First, the carry signal processing circuit 1 is 9M when (i) (A, B, Ci) = (0, O, *)
O3) Transistors tp and 2p are ON.

ｎＭＯＳトランジスタｉｎ、３ｎ、４ｎがＯＦＦにより
Ｃｏ−”１（ｉｉ）（Ａ、Ｂ、Ｃｉ）＝　（０，＊、Ｑ）のとき９
ＭＯ３）う７ジスタ３ｐ、ｓｐがＯＮ。When nMOS transistors in, 3n, and 4n are OFF, Co-”1 (ii) (A, B, Ci) = (0, *, Q) 9
MO3) U7 register 3p and sp are ON.

ｎＭＯＳトランジスタｉｎ、５ｎがＯＦＦによりＣｏ＝
１（ｉｉｉ）（Ａ、Ｂ、Ｃ３）戴（＊、０．０）のとき９
ＭＯ３）ランジスタ４ｐ、５ｐがＯＮ。Co= because nMOS transistor in, 5n is OFF
1 (iii) When (A, B, C3) Dai (*, 0.0) 9
MO3) Transistors 4p and 5p are ON.

ｎＭＯＳトランジスタ２ｎ、５ｎがＯＦＦによりで１−
１（ｉｖ）（Ａ、Ｂ、Ｃｉ）＝　（１，１，＊）のときｎ
ＭＯ３Ｉ−ランジスタｌｎ、２ｎがＯＮ。When nMOS transistors 2n and 5n are turned off, it becomes 1-
1 (iv) When (A, B, Ci) = (1, 1, *), n
MO3I - transistors ln and 2n are ON.

９ＭＯ３）ランジスタｔｐ、　　３ｐ、ｔｐがＯＦＦに
よりＣｏ諺０（ｖ）（Ａ、Ｂ、ＣＩ）”　（１，＊、１）のときｎＭ
ＯＳトランジスタ３ｎ、５ｎがＯＮ。9MO3) When transistors tp, 3p, and tp are OFF, Coproverb 0 (v) (A, B, CI)'' (1, *, 1) nM
OS transistors 3n and 5n are turned on.

９ＭＯ３）ランジスタｌｐ、ｓｐがＯＦＦによりでτ−
０（ｖｉ）（Ａ、Ｂ、Ｃｉ）−（＊、１．１）のときｎＭ
ＯＳトランジスタ４ｎ、ｓｐがＯＮ。9MO3) When transistors lp and sp are OFF, τ-
0 (vi) (A, B, Ci) - (*, 1.1) when nM
OS transistors 4n and sp are ON.

９ＭＯ３）ランジスタ２ｐ、５ｐがＯＦＦによりＣｏ−
０となり、第３図（ａ）に示した入出力論理を満たす′。9MO3) When transistors 2p and 5p are OFF, Co-
0, and satisfies the input/output logic shown in FIG. 3(a).

（＊＝不定）次に、和信号処理回路２は（ｉ　）　（Ａ、Ｂ、Ｃｉ、Ｇｏ）　＝（０，０，０，
１）のときｐＭｏＳトランジスタ９ｐ、１０ｐ、ｌｉｐ
がＯＮ、ｎＭＯＳトランジスタロｎ、？ｎ、８ｎ。(*=undefined) Next, the sum signal processing circuit 2 calculates (i) (A, B, Ci, Go) = (0, 0, 0,
In case 1), pMoS transistors 9p, 10p, lip
is ON, nMOS transistor n,? n, 8n.

９ｎがＯＦＦによりＣ０＝１（ｉｉ）　（Ａ、Ｂ、Ｃ４，Ｃｏ）　＝（０，１，１，
Ｏ）のときｐＭｏＳトランジスタ６ｐ、１２ｐがＯＮ。9n is OFF, so C0=1 (ii) (A, B, C4, Co) = (0, 1, 1,
O), pMoS transistors 6p and 12p are turned on.

ｎＭＯＳトランジスタ９ｎ、１２ｎがＯＦＦによりＧｏ
＝１（ｉｉｉ）　（Ａ、Ｂ、Ｃｉ、Ｃｏ）−（１，０，１，
０）のときｐＭＯＳトランジスタ７ｐ、１２ｐがＯＮ。Go by turning off nMOS transistors 9n and 12n.
=1 (iii) (A, B, Ci, Co) - (1,0,1,
0), pMOS transistors 7p and 12p are turned on.

ｎＭＯＳトランジスタＩｏｎ、１２ｎがＯＦＦによりＣ
ｏ＝１（ｉｖ）　（Ａ、Ｂ＋Ｃ３Ｃｏ）　＝（１＋１ｔＯ＋０
）のとき９ＭＯ３）ランジスタ８ｐ、１２ｐがＯＮ。When nMOS transistor Ion and 12n are turned off, C
o=1 (iv) (A, B+C3Co) = (1+1tO+0
), 9MO3) transistors 8p and 12p are ON.

ｎＭｏ５トランジスタ１１ｎ、１２ｎがＯＦＦにより−
−１（ｖ）　（Ａ、Ｂ、Ｃｉ、Ｃｏ）　＝（１，１，１，０
）のときｎＭＯｓトランジスタ９ｎ、１’Ｏｎ、ｌｌｎ
が、　　　　　　　　　ＯＮ、９ＭＯ３）う７ジスタ６
ｐ、７ｐ、８ｐ。When nMo5 transistors 11n and 12n are turned off, -
-1 (v) (A, B, Ci, Co) = (1, 1, 1, 0
) when nMOs transistor 9n, 1'On, lln
But, ON, 9MO3) U7jista6
p, 7p, 8p.

９ｐがＯＦＦによりＣ０−０（ｖｉ）　（Ａ、Ｂ、Ｃｉ、Ｃｏ）’　＝（１，０，０
，１）のときｎＭＯＳトランジスタロｎ、１２ｎがＯＮ
。Since 9p is OFF, C0-0 (vi) (A, B, Ci, Co)' = (1,0,0
, 1), nMOS transistors n and 12n are ON.
.

９ＭＯ３）ランジスク９ｐ、１２ｐがＯＦＦによりでｏ
＝Ｑｈｉ）（八、Ｂ、Ｃｉ、Ｃｏ）　　＝（０，１，０，１
）のときｎＭＯＳトランジスタフｎ、１２ｎがＯＮ。9MO3) Ranjisk 9p and 12p are turned off.
= Q hi) (8, B, Ci, Co) = (0, 1, 0, 1
), nMOS transistors n and 12n are turned on.

９ＭＯ３）ランジスタ１０ｐ、１２ｐがＯＦＦによりＣ
Ｏ謔０（ｖｉｉｉ）　（Ａ、Ｂ、Ｃｉ、Ｃｏ）　＝　（０，０
，１，１）のときｎＭＯＳトランジスタ８ｎ、１２ｎが
ＯＮ。9MO3) C due to transistors 10p and 12p being OFF
0 (viii) (A, B, Ci, Co) = (0,0
, 1, 1), the nMOS transistors 8n and 12n are turned on.

９ＭＯ３）ランジスタｌｉｐ、１２ｐがＯＦＦによりＣ
ｏ＝０となり、第３図中）に示した入出力論理を満たす。9MO3) C due to transistor lip and 12p being OFF
o=0, which satisfies the input/output logic shown in Figure 3).

発明の効果以上述べてきたように、本発明による加算器のｎＭＯＳ
トランジスタ群と９ＭＯ３）ランジスタ群を対称配置と
することにより、トランジスタの縦続接続の段数が最小
となるため高速動作を必要とする回路に対して非常に効
果的である。Effects of the Invention As described above, the nMOS of the adder according to the present invention
By arranging the transistor group and the 9MO3) transistor group symmetrically, the number of cascade-connected transistors is minimized, which is very effective for circuits that require high-speed operation.

また、対称配置であるためＬＳＩのデザイン設計時のレ
イアウトが容易であり、セル面積も縮小されるためＬＳ
Ｉを設計するうえで非常に有用である。In addition, the symmetrical arrangement facilitates the layout during LSI design, and the cell area is also reduced, making the LSI
This is very useful when designing I.

[Brief explanation of the drawing]

第１図は本発明の一実施例の加算器の構成を示した回路
図、第２図は従来の加算器を表した回路図、第３図は加
算器入出力論理を表した論理図、第４図は図面で用いた
記号の説明図である。１．３・・・・・・桁上げ信号処理回路、２．４・・・
・・・和信号処理回路、１ｎ〜１２ｎ・・・・・・ｎＭ
ＯＳトランジスタ、１ｐ〜１２ｐ・・・・・・９ＭＯ３
）ランジスタ。代理人の氏名　弁理士　中尾敏男　はか１名／−−−オ
イ↑」二１アイ占号メル！ＩＥｉ路計−和侶号処理回Ｙ
界第１図厄第２図 □ 第３図FIG. 1 is a circuit diagram showing the configuration of an adder according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional adder, and FIG. 3 is a logic diagram showing adder input/output logic. FIG. 4 is an explanatory diagram of symbols used in the drawings. 1.3... Carry signal processing circuit, 2.4...
...sum signal processing circuit, 1n to 12n...nM
OS transistor, 1p~12p...9MO3
) Langista. Agent's name: Patent attorney Toshio Nakao Haka1 person/---Oi↑" 21 Eye fortune-telling name Mel! IEi Route Planner - Kazuo Processing Time Y
Diagram 1 Disaster Diagram 2 □ Diagram 3

Claims

[Claims]

In this system, logic "0" indicates low level and logic "1" indicates high level, and for the input signals of addend A, addend B, and carry Ci from the lower order, @A・B+(A+B)・Ci @=0 is n
It is given by the output of the MOS transistor group, and A・B+(A
A, B, Ci+(A+B+C
i)・@Co@=0 is given by the output of the nMOS transistor group, A・B・Ci+(A+B+Ci)・@Co@
1. An adder comprising: a sum signal processing circuit in which =1 is given by the output of a group of pMOS transistors.