JPS6325748B2

JPS6325748B2 -

Info

Publication number: JPS6325748B2
Application number: JP56024836A
Authority: JP
Inventors: Kazumoto Iinuma
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-02-24
Filing date: 1981-02-24
Publication date: 1988-05-26
Also published as: JPS57140069A

Description

【発明の詳細な説明】本発明は、画像信号のデジタル伝送方式におい
て、中間調を含む画像信号を圧縮符号化する画像
信号の符号化装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an image signal encoding device for compressing and encoding an image signal including halftones in an image signal digital transmission system.

従来、白と黒からなる文書、図面等をスキヤナ
ーで走査して得られた白黒２値のフアクシミリ信
号をデジタル的に圧縮符号化する方法としてラン
レングス符号化の方式が知られている。このラン
レングス符号化方式は白、又は黒画素の継続する
長さを符号化するもので、白および黒画素が連続
して発生する場合には、ラン数が全体として少な
くなるから圧縮効率が高い。通常の文書に対して
は、このランレングス符号化方式によると十分効
率を高くできるので、フアクシミリ符号化の国際
標準方式としてモデイフアイド・ハフマン
（Modified Huffmann）方式やモデイフアイド・
リード（Modified READ）方式が定められ、こ
れが採用されている。一方、中間調を有する画像
信号を白画素と黒画素の占める割合いを調節する
ことによつて表現する方法が知られている。新聞
に用いられる網目写真や、デイザー法と呼ばれる
方法は、白黒の２値信号を用いて中間調を再現す
る代表的な例である。 Conventionally, a run-length encoding method has been known as a method for digitally compressing and encoding a black and white binary facsimile signal obtained by scanning a black and white document, drawing, etc. with a scanner. This run-length encoding method encodes the continuous length of white or black pixels, and when white and black pixels occur consecutively, the number of runs decreases as a whole, resulting in high compression efficiency. . For ordinary documents, this run-length encoding method can achieve sufficiently high efficiency, so the Modified Huffmann method and the Modified Huffmann method are used as international standard methods for facsimile encoding.
A Modified READ method has been established and is being adopted. On the other hand, a method is known in which an image signal having halftones is expressed by adjusting the proportion occupied by white pixels and black pixels. Halftone photographs used in newspapers and a method called the dither method are typical examples of reproducing halftones using black and white binary signals.

しかし、これらの方法によれば、中間調画像信
号は周期的に変化する２値化閾値を用いて２値化
されるため、灰色に対する２値化信号は白画素と
黒画素が周期的に繰返えすパターンとなる。従つ
て、ランレングスが短かく、ラン数が多いので、
ランレングス符号化によるも圧縮効率は極めて悪
くなるという欠点があつた。 However, according to these methods, the halftone image signal is binarized using a binarization threshold that changes periodically, so the binarized signal for gray is created by periodically repeating white pixels and black pixels. This is a pattern to return. Therefore, since the run length is short and the number of runs is large,
Run-length encoding also has the drawback of extremely poor compression efficiency.

本発明の目的は、周期的に白画素と黒画素が繰
返えす“１”と“０”からなる時系列信号を論理
変換し、得られた“１”および“０”の継続長の
長い新しい時系列信号をランレングス符号化する
ことにより、中間調画像信号を効率よく圧縮符号
化することのできる画像信号の符号化装置を提供
することにある。 The purpose of the present invention is to logically convert a time-series signal consisting of "1" and "0" periodically repeated by white pixels and black pixels, and to obtain a long continuous length of "1" and "0". An object of the present invention is to provide an image signal encoding device that can efficiently compress and encode a halftone image signal by run-length encoding a new time-series signal.

本発明によれば、中間調を含む画像信号を周期
的に変化する２値化閾値により２値化し、“１”
と“０”からなる時系列信号Ｘを発生する手段
と、前記周期をｋ（正の整数）とするとき、前記
時系列信号Ｘを、Ｘおよび該Ｘをそれぞれ１、
２、…、（ｋ−１）サンプル遅延された信号の合
計ｋ個の信号の和が偶数か奇数かを表わす時系列
信号Ｙに変換する手段と、該変換手段により変換
された時系列信号Ｙを圧縮符号化する手段とから
構成されたことを特徴とする画像信号の符号化装
置が得られる。 According to the present invention, an image signal including halftones is binarized using a periodically changing binarization threshold, and the image signal is converted into "1".
means for generating a time series signal X consisting of
2, ..., (k-1) means for converting sample-delayed signals into a time-series signal Y representing whether the sum of a total of k signals is an even number or an odd number; and a time-series signal Y converted by the converting means. There is obtained an image signal encoding apparatus characterized in that the image signal encoding apparatus comprises means for compressing and encoding the image signal.

次に、本発明による画像信号の符号化装置につ
いて図面を参照して詳細に説明する。 Next, an image signal encoding apparatus according to the present invention will be described in detail with reference to the drawings.

まず、本発明との比較を容易にするために、従
来適用されている組織的デイザー法と呼ばれる中
間調再現方式について第１図を参照して説明す
る。第１図Ａは４×４のデイザーマトリクスを示
すもので、数字は中間調信号を２値化する閾値を
示している。すなわち、第１列の０、８、２、10
は第１走査線に対する２値化閾値を示し、第１サ
ンプルは０、第２サンプルは８、第３サンプルは
２、第４サンプルは10がそれぞれ２値化閾値とな
る。第５サンプル以降は再び、０、８、２、10を
繰返す。この場合、２値化閾値の繰返し周期ｋは
４である。第２走査線に対する２値化閾値は12、
４、14、６であり、同じように周期４の繰返しと
なる。第３走査線の２閾化閾値は３、11、１、９
であり、第４走査線のそれは15、７、13、５とな
る。第５走査線の２値化閾値は第１走査線と同じ
で、２値化閾値は副走査方向にも周期４で繰返
す。 First, in order to facilitate comparison with the present invention, a conventional halftone reproduction method called a systematic dither method will be described with reference to FIG. FIG. 1A shows a 4×4 dither matrix, and the numbers indicate threshold values for binarizing halftone signals. i.e. 0, 8, 2, 10 in the first column
indicates the binarization threshold for the first scanning line, and the binarization thresholds are 0 for the first sample, 8 for the second sample, 2 for the third sample, and 10 for the fourth sample. From the fifth sample onwards, repeat 0, 8, 2, 10 again. In this case, the repetition period k of the binarization threshold is 4. The binarization threshold for the second scanning line is 12,
4, 14, 6, and the cycle 4 is repeated in the same way. The 2-thresholding thresholds for the third scan line are 3, 11, 1, 9
and those of the fourth scanning line are 15, 7, 13, and 5. The binarization threshold value of the fifth scanning line is the same as that of the first scanning line, and the binarization threshold value is repeated at a cycle of 4 in the sub-scanning direction as well.

第１図Ｂのグラフはａからｅまでに示すような
中間調レベルが、破線で示される２値化閾値（こ
の場合、第１走査線の２値化閾値）と比較される
様子を示す。この図において、横軸は主走査方向
の時間を表わし、縦軸は中間調の信号レベルを示
す。中間調信号は破線の２値化閾値と比較され、
２値化閾値よりレベルが大きい（明るい）場合は
白、レベルが小さい（暗い）場合は黒に２値化さ
れる。また、第１図Ｃは、同図Ｂのａ〜ｅに示す
各中間調信号を２値化した時系列の信号図を示
す。この図において、ａのように十分明るい信号
はすべて白に２値化される。ｂの中間調レベルは
４画素毎に黒（図では斜線を施して示している）
画素が現われるように２値化される。ｃの中間調
レベルは１画素毎に白と黒が入れ変るように２値
化される。ｄの中間調レベルは４画素中３つが黒
画素となるように２値化される。ｅのように十分
に暗い信号レベルは全て黒画素となる。 The graph in FIG. 1B shows how the halftone levels, as shown from a to e, are compared with the binarization threshold (in this case, the binarization threshold of the first scan line), shown by the dashed line. In this figure, the horizontal axis represents time in the main scanning direction, and the vertical axis represents intermediate tone signal levels. The halftone signal is compared with the dashed binarization threshold,
If the level is higher (brighter) than the binarization threshold, it is binarized into white, and if the level is lower (dark), it is binarized into black. Further, FIG. 1C shows a time-series signal diagram in which each halftone signal shown in a to e of FIG. 1B is binarized. In this figure, all sufficiently bright signals such as a are binarized to white. The halftone level of b is black every 4 pixels (shown with diagonal lines in the figure)
It is binarized so that pixels appear. The halftone level of c is binarized so that white and black are alternated for each pixel. The halftone level of d is binarized so that three out of four pixels are black pixels. All of the sufficiently dark signal levels, such as e, become black pixels.

以上の説明から判るように、中間調を含む画像
信号を周期的に変化する２値化閾値で２値化すれ
ば、周期的な２値化パターンが発生するが、白お
よび黒のランレングスは非常に短かくなり、その
ままランレングス符号化すれば圧縮効率は極めて
悪くなる。 As can be seen from the above explanation, if an image signal including halftones is binarized using a periodically changing binarization threshold, a periodic binarization pattern is generated, but the run lengths of white and black are The length becomes very short, and if run-length encoding is performed as is, the compression efficiency will be extremely poor.

第２図は本発明による画像信号符号化装置の実
施例の構成を示すブロツク図である。この図にお
いて、参照記号１はフアクシミリスキヤナーであ
り、その出力信号線５１には中間調画像信号、信
号線５２にはサンプリングパルス、そして信号線
５３には走査線の開始を示す位相信号がそれぞれ
出力される。信号線５１の中間調画像信号はＡ／
Ｄ変換器２においてデジタル信号に変換され、こ
れを信号線５４に出力する。一方、カウンタ３は
信号線５２からサンプリングパルスをうけて、こ
れを計数する。カウンタ４は信号線５３から位相
信号をうけて、これを計数する。前述の４×４の
デイザーの場合、カウンタ３には２ビツトのカウ
ンタが用いられ、これによつて主走査方向の位置
を表わし、カウンタ４には同じく２ビツトのカウ
ンタが用いられ、これによつて副走査方向の位置
を表わす。カウンタ３および４の出力は閾値発生
回路５に印加され、出力信号線５５に周期的に変
化する２値化閾値を出力する。上記信号線５４に
出力されたデジタル信号は、比較器６において信
号線５５から与えられる２値化閾値と比較され、
その大小に応じて２値化される。 FIG. 2 is a block diagram showing the configuration of an embodiment of the image signal encoding device according to the present invention. In this figure, reference symbol 1 is a facsimile scanner, and its output signal line 51 carries a halftone image signal, its signal line 52 carries a sampling pulse, and its signal line 53 carries a phase signal indicating the start of a scanning line. Each is output. The halftone image signal on the signal line 51 is A/
It is converted into a digital signal by the D converter 2 and outputted to the signal line 54. On the other hand, the counter 3 receives sampling pulses from the signal line 52 and counts them. The counter 4 receives the phase signal from the signal line 53 and counts it. In the case of the aforementioned 4×4 dither, a 2-bit counter is used for counter 3, which represents the position in the main scanning direction, and a 2-bit counter is also used for counter 4, which represents the position in the main scanning direction. This indicates the position in the sub-scanning direction. The outputs of the counters 3 and 4 are applied to a threshold generation circuit 5, which outputs a periodically changing binary threshold to an output signal line 55. The digital signal outputted to the signal line 54 is compared with a binarization threshold given from the signal line 55 in the comparator 6,
It is binarized according to its size.

比較器６の出力信号線５６に取出された２値化
された時系列信号Ｘは論理変換回路７により論理
変換され、出力信号線５７に変換された時系列信
号Ｙを出力する。信号線５７の変換された時系列
信号Ｙは圧縮符号化回路８により圧縮符号化さ
れ、回線５８に送出される。ここで、圧縮符号化
回路８としてはモデイフアイド・ハフマン符号化
やモデイフアイド・リード符号化の如きランレン
グス符号化を基本とした周知の符号化回路が用い
られる。 The binarized time series signal X taken out to the output signal line 56 of the comparator 6 is logically converted by the logic conversion circuit 7, and the converted time series signal Y is outputted to the output signal line 57. The converted time series signal Y on the signal line 57 is compressed and encoded by the compression encoding circuit 8 and sent to the line 58. Here, as the compression encoding circuit 8, a well-known encoding circuit based on run-length encoding such as modified Huffman encoding or modified read encoding is used.

第３図は、本発明の特徴である第２図の論理変
換回路７の具体的な構成例をブロツク図により示
したものである。図において、参照記号７―１，
７―２，７―３はレジスタ、７―４，７―５，７
―６は排他的論理和回路である。これ等の排他的
論理和回路は、周知の如く、入力が“０”と
“０”、又は“１”と“１”のとき、出力は“０”、
入力が“１”と“０”、又は“０”と“１”のと
き出力は“１”である。すなわち、この回路は
Modulo2の加算器となり、２つの入力の加算結
果が偶数（０を含む）のとき“０”、奇数のとき
“１”となる。さて、２値化された時系列信号Ｘ
は信号線５６を介してレジスタ７―１および排他
的論理和回路７―４に印加される。レジスタ７―
１では、信号Ｘを信号線５２から供給されるサン
プリングパルスにより１サンプル遅延させ、出力
を次段のレジスタ７―２および排他的論理和回路
７―４の他方の入力に印加する。レジスタ７―２
および７―３も同様の動作をする。従つて、レジ
スタ７―１，７―２および７―３のそれぞれの出
力には時系列信号Ｘをそれぞれ１、２および３サ
ンプル遅延させた信号が得られる。ここで、レジ
スタの段数は、２値化閾値の周期をｋとすると
（ｋ−１）となる。第３図の回路は周期ｋ＝４を
例にとつているのでレジスタは３段となる。 FIG. 3 is a block diagram showing a specific example of the configuration of the logic conversion circuit 7 of FIG. 2, which is a feature of the present invention. In the figure, reference symbols 7-1,
7-2, 7-3 are registers, 7-4, 7-5, 7
-6 is an exclusive OR circuit. As is well known, in these exclusive OR circuits, when the inputs are "0" and "0" or "1" and "1", the output is "0",
When the inputs are "1" and "0" or "0" and "1", the output is "1". That is, this circuit is
It becomes a Modulo2 adder, and when the result of adding two inputs is an even number (including 0), it becomes "0", and when it is an odd number, it becomes "1". Now, the binarized time series signal X
is applied to register 7-1 and exclusive OR circuit 7-4 via signal line 56. Register 7-
1, the signal X is delayed by one sample by the sampling pulse supplied from the signal line 52, and the output is applied to the next stage register 7-2 and the other input of the exclusive OR circuit 7-4. Register 7-2
and 7-3 also operate in a similar manner. Therefore, signals obtained by delaying the time series signal X by 1, 2, and 3 samples are obtained at the outputs of the registers 7-1, 7-2, and 7-3, respectively. Here, the number of register stages is (k-1), where k is the cycle of the binarization threshold. Since the circuit shown in FIG. 3 takes as an example the period k=4, there are three stages of registers.

時系列信号Ｘを１、２および３サンプル遅延さ
せた信号をそれぞれX₁，X₂およびX₃とすれば、
出力信号線５７に得られる変換信号Ｙは、Ｙ＝ＸX₁X₂X₃ ……(1) となる。ここで、は排他的論理和、又は
Modulo2の加算を示す。すなわち、ＹはＸ，X₁，
X₂およびX₃の４つの信号の和が偶数の時には
“０”、奇数のときには“１”となる。また、レジ
スタ７―１，７―２，７―３は時系列信号Ｘの始
まり、すなわち、走査線の始まりにおいて、信号
線５３から供給される位相信号により“０”
（“１”に設定しても良い）にクリヤされる。 If the signals obtained by delaying the time series signal X by 1, 2, and 3 samples are respectively X ₁ , X ₂ , and X ₃ , then
The converted signal Y obtained on the output signal line 57 is as follows: Y=XX ₁ X ₂ X ₃ (1). Here, is exclusive OR, or
Showing Modulo2 addition. That is, Y is X, X ₁ ,
When the sum of the four signals X ₂ and X ₃ is an even number, it becomes "0", and when it is an odd number, it becomes "1". Further, the registers 7-1, 7-2, and 7-3 are set to "0" by the phase signal supplied from the signal line 53 at the beginning of the time series signal X, that is, at the beginning of the scanning line.
(It may be set to "1").

上述のごとく、論理変換により得られた時系列
信号Ｙがどのような性質を示すかについて、以下
第４図を参照して説明しよう。図において、横方
向はサンプル時刻１、２、…を示す。同図Ｄは２
値化時系列信号Ｘを“０”と“１”で示す。すな
わち、白画素を“０”、黒画素を“１”とすると、
この場合の２値化時系列信号Ｘは第１図Ｂの中間
調信号ｂを２値化した場合に相当する。第４図Ｅ
は変換時系列信号Ｙを示す。初期値は“０”であ
るから、時刻１では(1)式のX₁，X₂，X₃は“０”
であり、Ｙ＝Ｘ、すなわちＹ＝０となる。時刻
２、３においてもＹ＝０である。時刻４では、Ｘ
＝１でX₁＝X₂＝X₃＝０であるから、Ｙ＝１とな
る。換言すれば、時刻１、２、３、４のＸの和は
１であるから、Ｙ＝１となる。時刻５では、時刻
２、３、４、５の和が１であるから、Ｙ＝１とな
る。同様に、時刻６〜16までＹ＝１となる。すな
わち、Ｘが周期４で変化する限り、Ｙ＝１が連続
する。同図Ｆは他の中間調レベル（第１図Ｂの
ｃ）を２値化した時系列信号Ｘを示し、同図Ｇは
その変換信号Ｙを示す。時刻２、３でＹ＝１とな
るが、その後はＹ＝０が連続する。同図Ｈは更に
他の中間調レベル（第１図Ｂのｄ）を２値化した
時系列信号Ｘを示し、同図Ｉはその変換信号Ｙを
示す。時刻１と３でＹ＝０となる他はＹ＝１が連
続する。Ｘ＝０およびＸ＝１が連続する場合は、
Ｙ＝０が連続することは明らかである。上記の説
明によつて、変換信号ＹはＸが周期４で変化する
限り、Ｙ＝１、又はＹ＝０が連続するから、２値
化時系列信号Ｘの代りに変換信号Ｙをランレング
ス符号化すれば効率よく圧縮できることが理解で
きよう。 As mentioned above, the characteristics of the time series signal Y obtained by logical conversion will be explained below with reference to FIG. 4. In the figure, the horizontal direction indicates sample times 1, 2, . . . . D in the same figure is 2
The digitized time series signal X is indicated by "0" and "1". That is, if the white pixel is "0" and the black pixel is "1",
The binarized time series signal X in this case corresponds to the case where the halftone signal b in FIG. 1B is binarized. Figure 4E
indicates the converted time series signal Y. Since the initial value is “0”, at time 1, X ₁ , X ₂ , and X ₃ in equation (1) are “0”
, and Y=X, that is, Y=0. Y=0 also at times 2 and 3. At time 4,
=1 and X ₁ =X ₂ =X ₃ =0, so Y=1. In other words, since the sum of X at times 1, 2, 3, and 4 is 1, Y=1. At time 5, the sum of times 2, 3, 4, and 5 is 1, so Y=1. Similarly, Y=1 from time 6 to time 16. That is, as long as X changes with a cycle of 4, Y=1 continues. Figure F shows a time-series signal X obtained by binarizing another halftone level (c in Figure 1B), and Figure G shows its converted signal Y. At times 2 and 3, Y=1, but after that, Y=0 continues. FIG. 1H shows a time-series signal X obtained by binarizing another halftone level (d in FIG. 1B), and FIG. 1I shows the converted signal Y thereof. Y=1 continues except for Y=0 at times 1 and 3. If X=0 and X=1 are consecutive,
It is clear that Y=0 is continuous. According to the above explanation, as long as X changes in cycle 4, Y=1 or Y=0 continues in the converted signal Y, so instead of the binarized time series signal X, the converted signal Y is converted into a run-length code. You can understand that it can be compressed efficiently by converting it to .

なお、上記の実施例においては、４×４の組織
的デイザー法を例にとつて述べたが、本発明は周
期的に変化する２値化閾値を使用するデイザー法
すべてに適用できるし、また、網点写真にも適用
できることは言うまでもない。 Although the above embodiments have been described using a 4×4 systematic dither method as an example, the present invention can be applied to all dither methods that use periodically changing binarization thresholds. Needless to say, this method can also be applied to halftone photographs.

第５図は、第２図における符号化装置に対向す
る受信側の画像信号復号化装置の構成例を示すブ
ロツク図である。この図において、参照記号１１
は伸張復号化回路であり、信号線６１を介して供
給される圧縮符号を伸張復号化する。すなわち、
第２図に見られる符号化装置において変換信号Ｙ
をランレングス符号化したものとすれば、これを
伸張復号化回路１１でランレングス復号化して変
換信号Ｙを信号線６２に出力する。伸張復号化回
路１１としては圧縮符号化回路に対応してモデイ
フアイド・ハフマン復号化やモデイフアイド・リ
ード復号化等の周知の復号化回路が使用できる。
信号線６２の変換信号Ｙは１２，１３，１４で示
される排他的論理和回路および１５，１６，１７
で示されるレジスタからなる逆変換論理回路によ
り、元の２値化時系列信号Ｘに等しい信号X′に
変換されて信号線６３に得られる。この信号
X′はフアクシミリ記録機１８に供給され、ここ
で中間調画像が再生される。 FIG. 5 is a block diagram showing a configuration example of an image signal decoding device on the receiving side opposite to the encoding device in FIG. 2. In this figure, reference symbol 11
is a decompression decoding circuit which decompresses and decodes the compressed code supplied via the signal line 61. That is,
In the encoding device shown in FIG.
If it is run-length encoded, this is run-length decoded by the decompression decoding circuit 11 and a converted signal Y is output to the signal line 62. As the decompression decoding circuit 11, a well-known decoding circuit such as modified Huffman decoding or modified read decoding can be used corresponding to the compression encoding circuit.
The conversion signal Y on the signal line 62 is transmitted through exclusive OR circuits 12, 13, and 14 and 15, 16, and 17.
An inverse conversion logic circuit consisting of a register shown in FIG. this signal
X' is supplied to a facsimile recorder 18, where a halftone image is reproduced.

フアクシミリ記録機１８は信号線６４および６
５を介してそれぞれサンプリングパルスおよび走
査線の始まりを示す位相信号をレジスタ１５〜１
７および伸張復号化回路１１に供給する。時系列
信号Ｙを逆変換する論理回路は、第３図の変換論
理回路７と殆んど類似して構成される。すなわ
ち、走査線の始まりにおいて、レジスタ１５，１
６，１７は信号線６５を介して供給される位相信
号によりクリヤされる。従つて、時系列信号Ｙの
第１番目の逆変換信号X′はX′＝Ｙとなる。ここ
で、X′＝Ｘであるから元の２値化信号に等しく
なる。逆変換された信号X′は信号線６３を介し
てレジスタ１５に印加され、そこで１サンプル遅
延される。レジスタ１６および１７の出力には、
それぞれX′を２サンプルおよび３サンプル遅延
した信号が出力される。従つて、逆変換信号
X′がＸと等しければ、レジスタ１５，１６，１
７の出力X′₁，X′₂，X′₃はそれぞれX′₁＝X₁、X′₂
＝X₂、X′₃＝X₃となる。かくして、逆変換信号
X′は、 X′＝ＹX₁X₂X₃＝Ｘ ……(2) となり、元の２値化時系列信号が再生される。 The facsimile recorder 18 connects signal lines 64 and 6
5 to registers 15-1, respectively indicating the sampling pulse and the beginning of the scan line.
7 and the decompression/decoding circuit 11. A logic circuit for inversely converting the time series signal Y is constructed almost similarly to the conversion logic circuit 7 of FIG. That is, at the beginning of a scan line, registers 15,1
6 and 17 are cleared by a phase signal supplied via signal line 65. Therefore, the first inversely transformed signal X' of the time series signal Y becomes X'=Y. Here, since X'=X, it becomes equal to the original binarized signal. The inversely transformed signal X' is applied to the register 15 via the signal line 63, where it is delayed by one sample. The outputs of registers 16 and 17 contain
Signals delayed by X' by 2 and 3 samples are output, respectively. Therefore, the inversely transformed signal
If X' is equal to X, registers 15, 16, 1
The outputs X' ₁ , X' ₂ , X' ₃ of 7 are X' ₁ =X ₁ , X' ₂ respectively
=X ₂ , X' ₃ =X ₃ . Thus, the inversely transformed signal
X' becomes X'=YX ₁ X ₂ X ₃ =X (2), and the original binarized time series signal is reproduced.

以上の説明により明らかなように、本発明によ
れば、時系列信号Ｘが周期ｋの繰返しになる場合
に、これを変換して得られた“１”、または“０”
の継続する新しい時系列信号Ｙをランレングス符
号化することによつて、中間調画像信号を効率良
く圧縮して送出することができるから、国際標準
規格のフアクシミリ符号化装置に適用してデイザ
ー化した中間調画像の電送効率を向上すべく得ら
れる効果は大である。 As is clear from the above explanation, according to the present invention, when the time-series signal
By run-length encoding the continuous new time-series signal Y, the halftone image signal can be efficiently compressed and transmitted. The effect of improving the transmission efficiency of halftone images is significant.

[Brief explanation of the drawing]

第１図Ａ，ＢおよびＣは、デイザー法を説明す
るためのそれぞれデイザーマトリクス、中間調レ
ベルの比較グラフおよび時系列信号図、第２図は
本発明による画像信号符号化装置の実施例の構成
を示すブロツク図、第３図は、第２図における論
理変換回路７の具体的な構成例を示すブロツク
図、第４図は、第３図の論理変換回路の動作を説
明するための信号図、第５図は、第２図の符号化
装置に対向する受信側画像信号復号化装置の構成
例を示すブロツク図である。図において、１はフアクシミリスキヤナー、２
はＡ／Ｄ変換器、３，４はカウンタ、５は閾値発
生回路、６は比較器、７は論理変換回路、８は圧
縮符号化回路、７―１，７―２，７―３はレジス
タ、７―４，７―５，７―６は排他的論理和回路
である。 1A, B, and C are a dither matrix, a comparison graph of halftone levels, and a time series signal diagram, respectively, for explaining the dither method, and FIG. 2 is an example of an image signal encoding device according to the present invention. FIG. 3 is a block diagram showing a specific example of the configuration of the logic conversion circuit 7 in FIG. 5 are block diagrams showing a configuration example of a receiving-side image signal decoding device opposite to the encoding device of FIG. 2. In FIG. In the figure, 1 is a facsimile scanner, 2
is an A/D converter, 3 and 4 are counters, 5 is a threshold generation circuit, 6 is a comparator, 7 is a logic conversion circuit, 8 is a compression encoding circuit, 7-1, 7-2, and 7-3 are registers , 7-4, 7-5, and 7-6 are exclusive OR circuits.

Claims

[Claims] 1. Periodically changing an image signal including halftones 2.
means for generating a time series signal X consisting of "1" and "0" by binarizing it using a valuation threshold;
(a positive integer), the time series signal X is
X and the X are respectively 1, 2, ..., (k-1)
means for converting the sample-delayed signals into a time-series signal Y representing whether the sum of a total of k signals is an even number or an odd number; and a time-series signal Y converted by the converting means.
1. An image signal encoding device comprising means for compressing and encoding an image signal. 2. An image signal encoding apparatus according to claim 1, characterized in that run-length encoding is applied to the means for compressing and encoding the time-series signal Y.