JPS63253707A - Buffer amplifier with offset adjustment - Google Patents
Buffer amplifier with offset adjustmentInfo
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- JPS63253707A JPS63253707A JP62087576A JP8757687A JPS63253707A JP S63253707 A JPS63253707 A JP S63253707A JP 62087576 A JP62087576 A JP 62087576A JP 8757687 A JP8757687 A JP 8757687A JP S63253707 A JPS63253707 A JP S63253707A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデュアルＦＥＴから成るバッファアンプのオフ
セット調整に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to offset adjustment of a buffer amplifier consisting of dual FETs.
従来の技術
従来、デュアルＦＥＴ （電界効果トランジスタ）から
成るバッファアンプとして、第２図に示すものが一般的
に使用されている。これらのＦＥＴＱｌ、Ｑ２は特性を
一致させてあり、抵抗Ｒ１、Ｒ２を介して電源子ＶＣＣ
間に直列に接続している。2. Description of the Related Art Conventionally, the buffer amplifier shown in FIG. 2 has been generally used as a buffer amplifier consisting of dual FETs (field effect transistors). These FETs Ql and Q2 have the same characteristics, and are connected to the power supply VCC through resistors R1 and R2.
connected in series between.
ＦＥＴＱｌはソースホロワとして、ＦＥＴＱ２は定電流
源として動作する。このため、外部入力端子Ｐ・に加え
た入力電圧ｅｉとほぼ等しい電圧ｅ０が外部出力端子Ｐ
。に現われる。その際、デュアルＦＥＴＱ１、Ｑ２は全
く特性が等しいわけではないので、抵抗Ｒ２を可変とす
ることによりその電圧降下を変え、オフセットを調整す
る。なお、オフセット電圧とは入力電圧がゼロの時、出
力側に現われる電圧がゼロでないことであり、調整によ
りゼロとすることが好ましいものである。このようなバ
ッファアンプは入力インピダンスが非常に大きく広帯域
での使用も可能である。FETQl operates as a source follower, and FETQ2 operates as a constant current source. Therefore, a voltage e0 approximately equal to the input voltage ei applied to the external input terminal P is applied to the external output terminal P.
. appears in At this time, since the characteristics of the dual FETs Q1 and Q2 are not completely equal, the offset is adjusted by changing the voltage drop by making the resistor R2 variable. Note that offset voltage means that when the input voltage is zero, the voltage appearing on the output side is not zero, and is preferably set to zero by adjustment. Such a buffer amplifier has a very large input impedance and can be used over a wide band.
発明が解決しようとする問題点
しかしながら、抵抗Ｒ１、Ｒ２及びＦＥＴＱｉ、Ｑ２は
それらの温度係数を小さくしないと、温度ドリフトが大
きくなるし、個々のＦＥＴＱｌ、Ｑ２毎に、オフセット
が相違するという問題もある。Problems to be Solved by the Invention However, unless the temperature coefficients of the resistors R1 and R2 and the FETs Qi and Q2 are made small, the temperature drift will become large, and there is also the problem that the offsets are different for each of the FETs Qi and Q2. be.
なお、ドリフトとはオフセット電圧の変動のことである
。Note that drift refers to fluctuations in offset voltage.
本発明はこのような従来の問題点に着目してなされたも
のであり、デュアルＦＥＴから成るバッファアンプ゛の
オフセット更にはドリフトを自動的に調整して解消する
ことのできるオフセット調整付バッファアンプを提供す
ることを目的とする。The present invention has been made by focusing on these conventional problems, and provides a buffer amplifier with offset adjustment that can automatically adjust and eliminate the offset and drift of a buffer amplifier consisting of dual FETs. The purpose is to provide.
問題点を解決するための手段
上記目的を達成するための手段を、以下実施例に対応す
る第１図を用いて説明する。Means for Solving the Problems Means for achieving the above object will be described below with reference to FIG. 1, which corresponds to an embodiment.
このオフセット調整付バッファアンプはデュアルＦＥＴ
１０，１２から成るバッファアンプにそのオフセットを
調整する回路を付加したものである。このため、デュア
ルＦＥＴ１０，１２から成るバッファアンプの電源ライ
ンにトランジスタ２２を介在し、更にそれを制御するオ
ペアンプ２４を備える。そして、オペアンプ２４の非反
転入力端子は外部入力端子１８に、反転入力端子は外部
出力端子２０に、出力端子はトランジスタ２２のベース
端子にそれぞれ接続する。This buffer amplifier with offset adjustment is a dual FET
This is a buffer amplifier consisting of 10 and 12 circuits to which a circuit for adjusting the offset of the buffer amplifier is added. For this reason, a transistor 22 is interposed in the power supply line of the buffer amplifier composed of dual FETs 10 and 12, and an operational amplifier 24 is further provided to control the transistor 22. The non-inverting input terminal of the operational amplifier 24 is connected to the external input terminal 18, the inverting input terminal to the external output terminal 20, and the output terminal to the base terminal of the transistor 22.
作用 上記手段は次のように作用する。action The above means works as follows.
オペアンプ２４はコンパレータとして動作する。The operational amplifier 24 operates as a comparator.
即ち入出力電圧を非反転入力端子、反転入力端子で受け
、増幅したその差電圧をトランジスタ２２のベース端子
に与える。このため、デュアルＦＥＴｌ０，１２から成
るバッファアンプのオフセット更にはドリフトに基づい
て入出力電圧が異なることになっても、そのオフセット
更にはドラフトが現われる差電圧によりトランジスタ２
２が制御を受け、入出力電圧を一致させるようにコレク
タ−エミッタ間の電圧ＶＣＥが変動する。従って、デュ
アルＦＥＴ１０．１２から成るバッファアンプのオフセ
ット更に−はドリフトは自動的に調整されて解消する。That is, the input/output voltage is received at the non-inverting input terminal and the inverting input terminal, and the amplified difference voltage is applied to the base terminal of the transistor 22. Therefore, even if the input and output voltages of the buffer amplifier consisting of the dual FETs 10 and 12 differ due to the offset and drift, the transistor 2
2 is controlled, and the collector-emitter voltage VCE is varied so as to match the input and output voltages. Therefore, the offset and drift of the buffer amplifier consisting of dual FETs 10 and 12 are automatically adjusted and eliminated.
実施例 以下、添付図面に基づいて、本発明の詳細な説明する。Example Hereinafter, the present invention will be described in detail based on the accompanying drawings.
第１図は本発明の一実施例によるオフセット調整付バッ
ファアンプである。図中、１０．１２は特性を一致させ
たデュアルＦＥＴ （接合形）であり、抵抗１４．１６
を介して電源＋■、−ＶＣＣ間に直列に接続されている
。ＦＥＴ１０はソースホロワとして、ＦＥＴ１２は定電
流源として動作する。このため、外部入力端子１８に加
えた入力電圧Ｅｉとほぼ等しい電圧Ｅｏが外部出力端子
２０に現われる。このようなデュアルＦＥＴｌ０，１２
から成るバッファアンプの負側電源ラインに、そのオフ
セットを調節する回路としてトランジスタ２２を介在し
、更にそれを制御するオペアンプ２４を備える。そこで
、オペアンプ２４の非反転入力端子（十）は外部入力端
子１８に、反転入力端子（−）は外部入力端子２０に、
出力端子はトランジスタ２２のベース端子にそれぞれ接
続する。FIG. 1 shows a buffer amplifier with offset adjustment according to an embodiment of the present invention. In the figure, 10.12 is a dual FET (junction type) with matched characteristics, and resistance 14.16
It is connected in series between the power supplies +■ and -VCC via. The FET 10 operates as a source follower, and the FET 12 operates as a constant current source. Therefore, a voltage Eo approximately equal to the input voltage Ei applied to the external input terminal 18 appears at the external output terminal 20. Dual FETl0,12 like this
A transistor 22 is interposed as a circuit for adjusting the offset on the negative side power supply line of the buffer amplifier consisting of the buffer amplifier, and an operational amplifier 24 is further provided for controlling the transistor 22. Therefore, the non-inverting input terminal (10) of the operational amplifier 24 is connected to the external input terminal 18, the inverting input terminal (-) is connected to the external input terminal 20,
The output terminals are connected to the base terminals of transistors 22, respectively.
なお、オペアンプ２４の電源電圧は±ＶＣＣであり、バ
ッファアンプの負側電源電圧は−ｙｃｃであるが、後者
の正側電源電圧＋Ｖはトランジスタ２２の飽和電圧等を
考慮しである程度小さな値にする。即ち、Ｉ＋ＶＩ＜１
−Ｖｃｃｌにする必要がある。Note that the power supply voltage of the operational amplifier 24 is ±VCC, and the negative power supply voltage of the buffer amplifier is -ycc, but the latter positive power supply voltage +V is set to a somewhat small value in consideration of the saturation voltage of the transistor 22, etc. . That is, I+VI<1
- It is necessary to set it to Vccl.
゛ そのようにして、デュアルＦＥＴ１０．１２ｈ１
ら成るバッファアンプに、そのオフセットを調整する回
路を付加すると、負側の電源ラインの電位を制御するこ
とによって、バッファアンプのオフセット更にはドリフ
トを自動的に調節して解消することが可能となる。その
際、オペアンプ２４はコンパレータとして動作し、入出
力電圧Ｅｉ 、 Ｅｏを非反転入力端子、反転入力端子
で受け、増幅したその差電圧をトランジスタ２２のベー
ス端子に与える。このため、デュアルＦＥＴ１０．１２
から成るバッファアンプのオフセット更にはドリフトに
基づいて入出力電圧Ｅｉ、Ｅ０が異なることになっても
、オフセット更にはドリフトが現われる差電圧により、
トランジスタ２２が制御を受け、入出力電圧Ｅｉ 、Ｅ
ｏを一致させるようにコレクターエミッタ間の電圧ＶＣ
Ｅが変動する。例えばオペアンプ２４の出力電圧がオフ
セット更にはドリフトにより高くなる（ＥＱ ＞Ｅｉ
）と、トランジスタ２２のベース電圧が低くなり、ＶＣ
Ｅは小さくなる。そこで、トランジスタ２２のエミッタ
電位が低くなり、ＦＥＴ１２の出力電圧Ｅｏを低くする
。゛ In that way, dual FET10.12h1
By adding a circuit to adjust the offset of the buffer amplifier, it becomes possible to automatically adjust and eliminate the offset and even drift of the buffer amplifier by controlling the potential of the negative power supply line. . At this time, the operational amplifier 24 operates as a comparator, receives input and output voltages Ei and Eo at its non-inverting input terminal and inverting input terminal, and applies the amplified difference voltage therebetween to the base terminal of the transistor 22. For this reason, dual FET10.12
Even if the input and output voltages Ei and E0 differ based on the offset and even drift of the buffer amplifier consisting of
The transistor 22 is controlled and the input/output voltages Ei, E
Collector-emitter voltage VC to match o
E changes. For example, the output voltage of the operational amplifier 24 increases due to offset and even drift (EQ > Ei
), the base voltage of the transistor 22 becomes low, and VC
E becomes smaller. Therefore, the emitter potential of the transistor 22 is lowered, and the output voltage Eo of the FET 12 is lowered.
発明の詳細
な説明した本発明によれば、デュアルＦＥＴから成るバ
ッファアンプのオフセット更にはドリフトを自動的に調
整して解消することができる。According to the present invention, which has been described in detail, it is possible to automatically adjust and eliminate the offset and even drift of a buffer amplifier composed of dual FETs.
第１図は本発明の一実施例によるオフセット調整付バッ
ファアンプを示す回路図である。
第２図は従来のデュアルＦＥＴから成るバッファアンプ
を示す回路図である。
１０．１２・・・デュアルＦＥＴ １４．１６・・・
抵抗 １８．２０・・・外部入出力端子 ２２・・・ト
ランジスタ ２４・・・オペアンプFIG. 1 is a circuit diagram showing a buffer amplifier with offset adjustment according to an embodiment of the present invention. FIG. 2 is a circuit diagram showing a conventional buffer amplifier consisting of dual FETs. 10.12...Dual FET 14.16...
Resistor 18.20... External input/output terminal 22... Transistor 24... Operational amplifier
Claims (1)
トランジスタを介在し、そのベース端子に、非反転入力
端子を外部入力端子に接続し、反転入力端子を外部出力
端子に接続したオペアンプの出力端子を接続することを
特徴とするオフセット調整付バッファアンプ。A transistor is interposed in the power supply line of a buffer amplifier consisting of dual FETs, and its base terminal is connected to the output terminal of an operational amplifier whose non-inverting input terminal is connected to an external input terminal and whose inverting input terminal is connected to an external output terminal. A buffer amplifier with offset adjustment featuring the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087576A JPS63253707A (en) | 1987-04-09 | 1987-04-09 | Buffer amplifier with offset adjustment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087576A JPS63253707A (en) | 1987-04-09 | 1987-04-09 | Buffer amplifier with offset adjustment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253707A true JPS63253707A (en) | 1988-10-20 |
| JPH0332244B2 JPH0332244B2 (en) | 1991-05-10 |
Family
ID=13918829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087576A Granted JPS63253707A (en) | 1987-04-09 | 1987-04-09 | Buffer amplifier with offset adjustment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253707A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007202208A (en) * | 2007-04-20 | 2007-08-09 | Matsushita Electric Ind Co Ltd | Imaging apparatus |
| JP2016051022A (en) * | 2014-08-29 | 2016-04-11 | オリンパス株式会社 | Imaging element, imaging device, endoscope, and endoscope system |
-
1987
- 1987-04-09 JP JP62087576A patent/JPS63253707A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007202208A (en) * | 2007-04-20 | 2007-08-09 | Matsushita Electric Ind Co Ltd | Imaging apparatus |
| JP2016051022A (en) * | 2014-08-29 | 2016-04-11 | オリンパス株式会社 | Imaging element, imaging device, endoscope, and endoscope system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332244B2 (en) | 1991-05-10 |
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