JPS63231677A - Method for restoring logic circuit diaphragm - Google Patents

Method for restoring logic circuit diaphragm

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Publication number
JPS63231677A
JPS63231677A JP62066038A JP6603887A JPS63231677A JP S63231677 A JPS63231677 A JP S63231677A JP 62066038 A JP62066038 A JP 62066038A JP 6603887 A JP6603887 A JP 6603887A JP S63231677 A JPS63231677 A JP S63231677A
Authority
JP
Japan
Prior art keywords
logic
logic circuit
output terminal
circuit diagram
input terminal
Prior art date
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Pending
Application number
JP62066038A
Other languages
Japanese (ja)
Inventor
Ryoichi Oe
良一 大江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS63231677A publication Critical patent/JPS63231677A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To eliminate the unnecessary folding of wiring and to restore a logic circuit diagram that a designer easily understands by recognizing a shift in terminal position between two logic gates to be connected and adjusting the arrangement positions of those logic gates. CONSTITUTION:When the output terminal of one of two logic gates 2-4 and 1 is connected to one specific input terminal of the other logic gate, the deviation yb-ya in height between both terminals is detected and both terminals are arranged and adjusted on the same straight line and connected. Namely, the two logic circuits 2-4 and 1 to be connected to each other are arranged in two adjacent grids and their positions are so adjusted that the output terminal of one logic circuit and one specific input terminal of the other logic circuit are on the same straight line. Consequently, a connecting line from the output terminal of one logic circuit to the specific input terminal of the other logic circuit has no folded part and the logic gates are arranged freely irrelevantly to the wiring of a grid image; and the drawing is simplified and the logic circuit diagram which is easy for the designer to understand and see can be restored.

Description

【発明の詳細な説明】 〔概要〕 論理回路接続情報から論理回路図を復元する方法におい
て、 接続される2つの論理ゲートの端子位置のずれを認識し
、それらの論理ゲートの配置位置を調整することにより
、 配線の不要な折れ曲がりを無くし、設計者にとってわか
り易い論理回路図を復元できるようにしたものである。
[Detailed Description of the Invention] [Summary] In a method for restoring a logic circuit diagram from logic circuit connection information, a shift in the terminal positions of two connected logic gates is recognized and the arrangement positions of those logic gates are adjusted. This eliminates unnecessary bends in the wiring, making it possible to restore a logic circuit diagram that is easy for designers to understand.

〔産業上の利用分野〕[Industrial application field]

本発明は論理回路図復元方法に係り、特にマスクパター
ンデータ(アートワークデータ)から計算機を用いて論
理回路図を復元する方法に関する。
The present invention relates to a method for restoring a logic circuit diagram, and particularly to a method for restoring a logic circuit diagram from mask pattern data (artwork data) using a computer.

大規模集積回路(LSI)のレイアウト設計においては
、完成度の高いレイアウト設計や自動レイアウトの結果
の部分修正などを人手で行なうため、設計結果に誤りを
生ずることがある。このため、レイアウト設計の結果の
アートワークデータの誤りを検出するべく、アートワー
クデータの接続情報から論理回路図を復元することが必
要となる。
In the layout design of large-scale integrated circuits (LSI), errors may occur in the design results because highly complete layout designs and partial corrections to the results of automatic layout are performed manually. Therefore, in order to detect errors in the artwork data resulting from layout design, it is necessary to restore the logic circuit diagram from the connection information of the artwork data.

〔従来の技術〕[Conventional technology]

2−ネの論理回路図復元方法は、各論理ゲートの記号を
予めライブラリのイメージで登録しておき、アートワー
クデータに基づいて得られた各論理ゲートの記号を図面
に配置して論理回路図を復元していた。
The method for restoring a logic circuit diagram in 2-1 involves registering the symbols of each logic gate in advance as an image in a library, and placing the symbols of each logic gate obtained based on the artwork data on the drawing to create a logic circuit diagram. was being restored.

上記の登録されている論理ゲートの記号としては、例え
ば第3図(A>に示すインバータ1や、同図(B)に示
す2人力AND回路2及び3とそれらの出力を入力とす
る2人力NOR回路4とからなる論理ゲート、更にはN
AND回路(2人力。
Examples of the registered logic gate symbols include the inverter 1 shown in FIG. A logic gate consisting of a NOR circuit 4, and further N
AND circuit (2-person power)

3人力、4人力等々)などがある。(3-man power, 4-man power, etc.).

このようにして、アートワークデータから復元された論
理回路図は、回路図の目視検査や自動照合の際の照合結
果の回路図へのフィードバックなどに必要不可欠のもの
となっている。
In this way, the logic circuit diagram restored from the artwork data is indispensable for visual inspection of circuit diagrams and feedback of matching results to circuit diagrams during automatic matching.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の論理回路図復元方法では、論理ゲートを図面上の
任意位置に配置できるわけではなく、予め設定されてい
るマトリクス状の配置領域(これを「グリッド」という
)のいずれかに置かねばならなかった。これは、論理回
路の接続を認識した後の論理ゲートの配置の決定を容易
にするためと、規III的に論理ゲートを配列すること
によりわかり易い回路図となる、などの理由による。
In conventional logic circuit diagram restoration methods, it is not possible to place logic gates at arbitrary positions on the drawing, but they must be placed in one of the preset matrix-like placement areas (this is called a "grid"). Ta. This is done to facilitate the determination of the arrangement of logic gates after recognizing the connections of the logic circuits, and to make the circuit diagram easier to understand by arranging the logic gates in a regular manner.

しかし、このことは反面、人間が描けば真直に描ける配
線が、計算機では論理ゲートをグリッド上に配置しなけ
ればならないため、折れ曲がりを生じさせることがあっ
た。
However, on the other hand, wires that could be drawn straight by humans could sometimes become bent because computers require logic gates to be placed on a grid.

例えば、第3図(B)に示す論理ゲートの出力端子を第
3図(A)に示す論理ゲート(インバータ)の入力端子
に結線する接続情報が与えられた場合、従来方法によれ
ば、隣り合うグリッドに第4図に示す如く原点位置(×
印で示す)が同一水平115上に位置するように配置さ
れる。従って、第3図(A)に示す論理ゲートの出力端
子と原点との高さyaと、第3図(B)に示す論理ゲー
トの出力端子と原点との高さybとが異なるため、上記
の接続の場合は第4図に6で示す如く、(yb −ya
 )なる高さの折れ曲がり部分が生じてしまい、復元さ
れた論理回路図をわかり難いものにしていた。
For example, if connection information is given to connect the output terminal of the logic gate shown in FIG. 3(B) to the input terminal of the logic gate (inverter) shown in FIG. 3(A), according to the conventional method, As shown in Figure 4, place the origin position (×
(indicated by marks) are positioned on the same horizontal plane 115. Therefore, the height ya between the output terminal of the logic gate shown in FIG. 3(A) and the origin is different from the height yb between the output terminal of the logic gate and the origin shown in FIG. 3(B). In the case of the connection, as shown by 6 in Figure 4, (yb -ya
), which resulted in a bent part with a height of 100.0 cm, making the restored logic circuit diagram difficult to understand.

本発明は上記の点に鑑みて創作されたもので、不要な配
線の折れ曲がりをなくすことができる論理回路図復元方
法を提供することを目的とする。
The present invention was created in view of the above points, and an object of the present invention is to provide a method for restoring a logic circuit diagram that can eliminate unnecessary bends in wiring.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の論理回路図復元方法は、2つの論理ゲートのう
ち、一方の論理ゲートの出□力端子を他方の論理ゲート
の所定の一の入力端子に接続するに際し、両端子の高さ
のずれを検出し、両端子を同一直線上に配置調整して結
線するようにしたものである。
In the logic circuit diagram restoration method of the present invention, when connecting an output terminal of one of two logic gates to a predetermined input terminal of the other logic gate, the difference in height between both terminals is is detected, and both terminals are arranged and connected on the same straight line.

〔作用〕[Effect]

互いに接続される2つの論理回路は、相隣る2つのグリ
ッドに配置され、そのときの一方の論理回路の出力端子
と他方の論理回路の所定の一の入力端子とが同一直線上
に位置するように位置調整が行なわれる。
Two logic circuits that are connected to each other are arranged in two adjacent grids, and the output terminal of one logic circuit and one predetermined input terminal of the other logic circuit are located on the same straight line. The position adjustment is performed as follows.

従って、一の論理回路の出力端子から他方の論理回路の
所定の一の入力端子との結線には折れ曲がり部分が生じ
ないようにできる。
Therefore, it is possible to prevent a bend from occurring in the connection between the output terminal of one logic circuit and a predetermined input terminal of the other logic circuit.

〔実施例〕〔Example〕

第1図は本発明の一実施例の動作説明用フローチャート
を示す。まず、アートワークデータの論理回路接続情報
に基づき、どの論理ゲートを接続するかを認識しくステ
ップS1)、次にその論理ゲートをグリッド内に配回す
る(ステップSz)。
FIG. 1 shows a flow chart for explaining the operation of an embodiment of the present invention. First, based on the logic circuit connection information of the artwork data, it is recognized which logic gates are to be connected (step S1), and then the logic gates are arranged in the grid (step Sz).

従来方法ではこの後、すぐに配線処理を行なったために
、第4図に6で示す如き折れ曲がり部分が配線中に生じ
たが、本実施例では配線処理は行なわず、隣り合うグリ
ッドに配置された論理ゲートの端子のずれを認識する(
ステップS3)。すなわち、本発明ではライブラリとな
る各論理ゲートのすべての端子に、予め原点からのy方
向(入出力信号線の方向に直交する方向で、高さ方向と
もいうものとする)の距離がデータとして与えられてお
り、第1の論理ゲートの出力端子を第2の論理ゲートの
入力端子〈この入力端子が複数ある場合はそのうち接続
されるべき所定の一の入力端子〉に接続する場合、上記
の出力端子と入力端子との高さ方向のずれを認識する。
In the conventional method, the wiring was processed immediately after this, resulting in a bent part in the wiring as shown by 6 in FIG. Recognizing the misalignment of logic gate terminals (
Step S3). That is, in the present invention, the distance from the origin in the y direction (the direction perpendicular to the direction of the input/output signal line, also referred to as the height direction) is stored in advance as data for all terminals of each logic gate that forms the library. given, and when connecting the output terminal of the first logic gate to the input terminal of the second logic gate (if there are multiple input terminals, the predetermined one input terminal to be connected among them), the above Recognize the height difference between the output terminal and the input terminal.

次に、上記の第1及び第2の論理ゲートのいずれか一方
を、上記高さ方向のずれ分だけ高さ方向に移動してずれ
をゼロとし、上記出力端子と所定の一の入力端子とが同
一の直線上に位置するよう調整した後配線を行なう(ス
テップSt )。
Next, either one of the first and second logic gates is moved in the height direction by the amount of the deviation in the height direction to make the deviation zero, and the output terminal and the predetermined input terminal are connected to each other. After adjusting so that they are located on the same straight line, wiring is performed (step St).

次に上記のステップS3及びS4の処理を、接続される
相隣る2つの論理ゲート間すべてについて行ない、すべ
て行なった侵処理を終了する(ステップSs)。
Next, the processes of steps S3 and S4 described above are performed for all two connected adjacent logic gates, and the completed invasion process is completed (step Ss).

従って、本実施例によれば、第3図(B)に示す論理ゲ
ートの出力端子が第3図(A)に示す論理ゲートの入力
端子に結線する接続情報が得られた場合は、前記ステッ
プS3において認識される端子のずれは(Vb −Va
 )となり、第3図(B)に示す論理ゲートを基準に考
えた場合、第4図に示す如くインバータ1が上記ずれ分
下側に位置していることになる。
Therefore, according to this embodiment, if connection information is obtained that connects the output terminal of the logic gate shown in FIG. 3(B) to the input terminal of the logic gate shown in FIG. 3(A), the step The terminal deviation recognized in S3 is (Vb - Va
), and when considering the logic gate shown in FIG. 3(B) as a reference, the inverter 1 is located below by the above-mentioned shift as shown in FIG.

このため、第1図のステップS4の処理により、第3図
(A)に示すインバータ1のライブラリの配置y座標に
(yb −ya )だけ加算してインバータ1を上方向
に(yb −ya )だけ移動して配線し、結線を行な
う。これにより、本実施例によれば第2図に示す如く、
配線の折れ曲がりのない論理回路図を復元できる。
Therefore, by the process of step S4 in FIG. 1, (yb - ya) is added to the y coordinate of the library arrangement of the inverter 1 shown in FIG. Move and connect the wires. As a result, according to this embodiment, as shown in FIG.
It is possible to restore a logic circuit diagram without bent wiring.

なお、上記の論理回路図の場合、インバータ1の方を基
準に考えても同様であり、このときには第3図(8)に
示す論理ゲートの出力端子のy座標に(Va−yb’)
だけ加剪して配線が行なわれる(すなわち、第3図(B
)に示す論理ゲートの方をインバータ1に対してy方向
に(yb −ya )分、下方向にずらして配線される
。)。
In the case of the above logic circuit diagram, the same effect can be obtained even if inverter 1 is considered as a reference, and in this case, the y coordinate of the output terminal of the logic gate shown in FIG. 3 (8) is (Va-yb').
Wiring is performed by trimming by the amount shown in Fig. 3 (B).
) is wired so that it is shifted downward by (yb - ya) in the y direction with respect to the inverter 1. ).

〔発明の効果〕〔Effect of the invention〕

上述の如く、本発明によれば、端子の位置関係まで認識
した配置を行なうことにより、配線の折れ曲がり部分を
なくすようにしたので、グリッドイメージの配線にとら
れれず、自由に論理ゲートを配置でき、図面が簡略化さ
れ、設計者にとって理解し易く、見易い論理回路図の復
元ができる等の特長を有するものである。
As described above, according to the present invention, bends in the wiring are eliminated by performing placement that recognizes the positional relationship of the terminals, so logic gates can be placed freely without being tied to grid image wiring. , the drawings are simplified and the logic circuit diagram can be restored in a way that is easy for the designer to understand and see.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例の動作説明用70−ヂヤート
、 第2図は本発明により復元された一例の論理回路図、 第3図はライブラリとして登録される論理ゲートの各個
を示す図、 第4図は従来方法により復元された一例の論理回路図で
ある。 図において、 1はインバータ、 2.3はAND回路、 4はNOR回路、 SI〜S5はステップである。 iI4図
FIG. 1 is a 70-wire diagram for explaining the operation of an embodiment of the present invention, FIG. 2 is a logic circuit diagram of an example restored by the present invention, and FIG. 3 is a diagram showing each logic gate registered as a library. , FIG. 4 is an example of a logic circuit diagram restored by the conventional method. In the figure, 1 is an inverter, 2.3 is an AND circuit, 4 is a NOR circuit, and SI to S5 are steps. iI4 figure

Claims (1)

【特許請求の範囲】 論理回路の接続情報に基づいて計算機により論理回路図
を復元する方法において、 前記接続情報により相隣る2つのグリッドに配置されて
接続される2つの論理ゲートのうち、一方の論理ゲート
の出力端子を他方の論理ゲートの所定の一の入力端子に
接続するに際し、該グリッドに配置したときの該出力端
子と該所定の一の入力端子との高さのずれを検出し、該
検出したずれをゼロとするよう該出力端子と該所定の一
の入力端子とを同一直線上に配置調整して結線すること
を特徴とする論理回路図復元方法。
[Claims] A method for restoring a logic circuit diagram using a computer based on connection information of logic circuits, comprising: one of two logic gates arranged and connected to two adjacent grids according to the connection information; When connecting an output terminal of a logic gate to a predetermined one input terminal of the other logic gate, detect a height difference between the output terminal and the predetermined one input terminal when arranged on the grid. . A method for restoring a logic circuit diagram, comprising adjusting and connecting the output terminal and the predetermined one input terminal on the same straight line so as to make the detected deviation zero.
JP62066038A 1987-03-20 1987-03-20 Method for restoring logic circuit diaphragm Pending JPS63231677A (en)

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