JPS63115273A - Cad system - Google Patents

Cad system

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Publication number
JPS63115273A
JPS63115273A JP61260417A JP26041786A JPS63115273A JP S63115273 A JPS63115273 A JP S63115273A JP 61260417 A JP61260417 A JP 61260417A JP 26041786 A JP26041786 A JP 26041786A JP S63115273 A JPS63115273 A JP S63115273A
Authority
JP
Japan
Prior art keywords
information
drc
graphic information
wiring pattern
graphic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61260417A
Other languages
Japanese (ja)
Inventor
Kazuo Inoue
井上 一男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP61260417A priority Critical patent/JPS63115273A/en
Publication of JPS63115273A publication Critical patent/JPS63115273A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To shorten the time required for design route check DRC by subjecting only a wiring pattern to DRC if this wiring pattern is corrected. CONSTITUTION:A DRC module 4 checks whether intervals of respective wiring patterns are proper or not. If the interval of a certain wiring pattern is improper, an error flag 5c is set. When an operator corrects this wiring pattern, a correction flag 5b is set. The DRC module 4 checks again whether the interval of the wiring pattern where the correction flag 5b is set is proper or not. Since only the wiring pattern is subjected to DRC if error exists in pattern information corresponding to this wiring pattern and this wiring pattern is corrected, the time required for DRC is considerably shortened.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、プリント配線基板の配線パターンの設計を行
なう際に用いられるCADシステムに関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a CAD system used when designing a wiring pattern of a printed wiring board.

(従来の技術) 従来から、CADシステムを用いてプリント配線基板の
配線パターンの設計を行なう場合には、各図形(パター
ンおよびランド等)の入力後、図形それぞれの間隔等が
適正であるか否かをチェックする必要がある。
(Prior art) Conventionally, when designing a wiring pattern for a printed wiring board using a CAD system, after inputting each figure (pattern, land, etc.), it is necessary to check whether the spacing between each figure is appropriate. It is necessary to check whether

このチェックはデザインルールチェック(以下DRCと
称する)と呼ばれているが、一般的なCADシステムで
は、このDRCを計算により行なっている。
This check is called a design rule check (hereinafter referred to as DRC), and in general CAD systems, this DRC is performed by calculation.

そしてこのDRCには、図形情報を入力する度にチェッ
クを行なう方式と、図形情報の入力が一旦終了した段階
で一括してチェックを行なう方式ざらに後者には、図形
情報全体に対してチェックを行なう方式と、図形情報に
おける特定の範囲を指定してチェックを行なう方式とが
ある。
There are two methods for DRC, one is to check each time graphic information is input, and the other is to check it all at once once the input of graphic information is completed.The latter method is to check the entire graphic information. There is a method in which a specific range of graphic information is designated and a check is performed.

図形情報の入力が一旦終了した段階で一括してDRCを
行なう場合のプロセスとしては、第4図に示した方式が
一般的である。
The method shown in FIG. 4 is generally used as a process for performing DRC all at once once input of graphic information has been completed.

まずCRTディスプレイおよびキーボードにより部品の
配置および配線を示す図形情報の入力が一旦終了すると
(ステップA)、続いてDRCが行なわれ、エラーの状
況がCRTディスプレイに表示される(ステップB)。
First, once the input of graphical information indicating the arrangement and wiring of components is completed using the CRT display and keyboard (step A), DRC is subsequently performed and the error status is displayed on the CRT display (step B).

そしてキーボードによりエラーの修正が行なわれると(
ステップC)、再び全部の図形情報に対してDRCがか
けられる(ステップD)。
Then, when the error is corrected using the keyboard (
Step C), DRC is applied again to all the graphic information (Step D).

この段階でエラーが存在していた場合には、再度エラー
の修正を行なわなくてはならないが、この場合にはDR
Cも再度行なわれる。
If an error exists at this stage, the error must be corrected again, but in this case, DR
C is also performed again.

すなわち従来のCADシステムでは、エラーの修正が行
なわれる度に、全部のパターンに対してDRCがかけら
れるため、図形入力が実際に終了するまでには相当の時
間が必要になるという問題があった。
In other words, in conventional CAD systems, DRC is applied to all patterns every time an error is corrected, so there is a problem in that it takes a considerable amount of time to actually complete the graphic input. .

たとえば全部の図形情報にDRCをかけると、数時間が
必要になる場合がある。
For example, applying DRC to all graphic information may require several hours.

一方、図形情報を入力する度にDRCを行なう方式によ
ると、計緯処理に相当の時間が必要になるため、対話処
理のスピードが極めて遅くなってしまう。
On the other hand, according to a method in which DRC is performed every time graphic information is input, a considerable amount of time is required for calculation processing, and the speed of interactive processing becomes extremely slow.

(発明が解決しようとする問題点) 本発明は上述したような事情によりなされたもので、D
RCを極めて効率良く行なうことができ、回路設計に要
する時間が大幅に短縮されるCADシステムの提供を目
的としている。
(Problems to be solved by the invention) The present invention was made in view of the above-mentioned circumstances.
The object of the present invention is to provide a CAD system that can perform RC extremely efficiently and significantly shorten the time required for circuit design.

[発明の構成] (問題点を解決するための手段) 本発明は、配線パターンやランドパターン等の図形情報
を格納する図形情報格納手段と、各図形情報に対するD
RCを行なう図形情報チェック手段と、図形情報の修正
入力を行なう図形情報入力手段とを備えてなるプリント
配線基板のCADシステムにおいて、前記図形情報チェ
ック手段がDRCを行なったとき、前記図形情報格納手
段内の各図形情報にチェック結果を示す情報が付加され
、前記図形情報入力手段から図形情報の修正入力が行な
われたとき、修正された図形情報に修正の事実を示す情
報が付加され、前記図形情報チェック手段が次にDRC
を行なうとき、前記修正の事実を示す情報が付加されて
いる図形情報に対してのみDRCを行なうように構成し
たものである。
[Structure of the Invention] (Means for Solving the Problems) The present invention provides a graphic information storage means for storing graphic information such as wiring patterns and land patterns, and a D for each graphic information.
In a printed wiring board CAD system comprising a graphical information checking means for performing RC and a graphical information inputting means for inputting corrected graphical information, when the graphical information checking means performs DRC, the graphical information storage means When information indicating the check result is added to each piece of graphic information in the graphic information, and when a correction input of the graphic information is performed from the graphic information input means, information indicating the fact of modification is added to the modified graphic information, and the The next means of checking information is DRC.
When performing DRC, DRC is performed only on graphic information to which information indicating the fact of the modification is added.

(作 用) 本発明のCADシステムでは、図形情報チェック手段が
DRCを行なったとき、図形情報格納手段内の各図形情
報にチェック結果を示す情報が付加され、図形情報入力
手段から図形情報の修正入力が行なわれたとき、修正さ
れた図形情報に修正の事実を示す情報が付加され、図形
情報チェツり手段が次にDRCを行なうとき、修正の事
実を示す情報が付加されている図形情報に対してのみD
RCを行ない、他の図形情報に対してはDRCを行なわ
ないので、DRCに要する時間が大幅に短縮される。
(Function) In the CAD system of the present invention, when the graphic information checking means performs DRC, information indicating the check result is added to each piece of graphic information in the graphic information storage means, and the graphic information is corrected from the graphic information input means. When the input is performed, information indicating the fact of modification is added to the modified graphic information, and when the graphic information checking means next performs DRC, the graphic information to which the information indicating the fact of modification has been added is added. D only for
Since RC is performed and DRC is not performed on other graphic information, the time required for DRC is significantly reduced.

(実施例) 以下、本発明の実施例の詳細を図面に基づいて説明する
(Example) Hereinafter, details of an example of the present invention will be described based on the drawings.

第1図は本発明のCADシステムの一実施例の構成を示
すブロック図である。
FIG. 1 is a block diagram showing the configuration of an embodiment of the CAD system of the present invention.

同図において1は各図形(パターン、ランド等)を表示
するCRTディスプレイ等の表示装置、2は図形情報の
入力および修正を行なうポインティングデバイス、3は
システム全体を制御するCP′U14は後述するように
DRCを行なうDRCモジュール、5は図形情報を格納
するメモリである。
In the figure, 1 is a display device such as a CRT display that displays each figure (pattern, land, etc.), 2 is a pointing device for inputting and modifying figure information, and 3 is a CP'U 14 that controls the entire system, as will be described later. A DRC module 5 is a memory for storing graphic information.

第2図は本実施例システムにおけるメモリ5の記憶内容
を概念的に示す図である。
FIG. 2 is a diagram conceptually showing the storage contents of the memory 5 in the system of this embodiment.

本実施例システムのメモリ5には、設計空間上で互いに
独立した各配線パターンに対応して、図形の種類、形状
、層等を示す図形情報5aと、この図形情報5aが修正
または追加されたものであるか否かを示す修正用フラグ
5bと、この図形情報にエラーがあるか否かを示すエラ
ーフラグ5Gとが格納されている。
In the memory 5 of the system of this embodiment, there is graphic information 5a indicating the type, shape, layer, etc. of the graphic corresponding to each mutually independent wiring pattern on the design space, and this graphic information 5a has been modified or added. A correction flag 5b indicating whether the graphic information is correct or not, and an error flag 5G indicating whether or not there is an error in this graphic information are stored.

第3図は本実施例システムにより実際に回路設計を行な
う場合のプロセスを示す図である。
FIG. 3 is a diagram showing the process of actually designing a circuit using the system of this embodiment.

まず第3図中P1で示したように図形の配置および配線
処理が一旦終了したとする。この段階では新規入力が行
なわれたことになるため、第2図に示した修正用フラグ
5bがすべてONになっている。
First, it is assumed that the graphic arrangement and wiring processing have been once completed as indicated by P1 in FIG. At this stage, new input has been made, so all the correction flags 5b shown in FIG. 2 are ON.

次にDRCモジュール4が各配線パターンの間隔が適正
であるか否かをチェックする。
Next, the DRC module 4 checks whether the intervals between each wiring pattern are appropriate.

まずパターンA1がチェックの対象として選ばれ、配線
パターンA1の周辺に存在する配線パターンA2との間
隔がチェックされる。
First, the pattern A1 is selected as a check target, and the distance between the wiring pattern A1 and the wiring pattern A2 existing around the wiring pattern A1 is checked.

同様に配線パターンA2とA3およびA2とA4との間
隔、配線パターンA3とA4およびA3とA5との間隔
がそれぞれチェックされる。
Similarly, the intervals between the wiring patterns A2 and A3 and between A2 and A4, and the intervals between the wiring patterns A3 and A4 and between A3 and A5 are respectively checked.

このとき配線パターンA1とA2どの間隔が不適当であ
った場合には、エラー表示P2が行なわれ、配線パター
ンA1とA2に対応するエラーフラグ5Cが共にONに
される。
At this time, if any interval between the wiring patterns A1 and A2 is inappropriate, an error display P2 is displayed and the error flags 5C corresponding to the wiring patterns A1 and A2 are both turned ON.

次に第3図P3で示したように、オペレータが配線パタ
ーンA1を修正した場合には、配線パターンA1および
A2の修正用フラグ5bが共にONにされ、伯の配線パ
ターンの修正用フラグ5bはOFFにされる。
Next, as shown at P3 in FIG. 3, when the operator corrects the wiring pattern A1, the correction flags 5b of the wiring patterns A1 and A2 are both turned ON, and the correction flag 5b of the black wiring pattern is turned ON. It is turned off.

そしてDRCモジュール4は修正用フラグ5bがONに
なっている配線パターンA1とA2どの間隔が適正であ
るか否かを再びチェックする。エラーでなければ、ここ
ですべての処理を終了する。
Then, the DRC module 4 again checks which interval between the wiring patterns A1 and A2 for which the correction flag 5b is ON is appropriate. If there is no error, all processing ends here.

もしエラーであった場合には、配線パターンA1とA2
どのエラーフラグ5CをONにし、以後はエラー修正と
DRCとが繰り返えされる。
If there is an error, wiring patterns A1 and A2
Which error flag 5C is turned ON, and thereafter error correction and DRC are repeated.

かくして本実施例のCADシステムでは、ある配線パタ
ーンに対応する図形情報にエラーが存在し、その修正が
行なわれた場合には、その配線パターンに対してのみD
RCがかけられるので、2回目以降のDRCは、従来の
CADシステムと比較して大幅に時間が短縮される。
Thus, in the CAD system of this embodiment, if there is an error in the graphic information corresponding to a certain wiring pattern and the error is corrected, the CAD system will only be used for that wiring pattern.
Since RC is applied, the time required for the second and subsequent DRCs is significantly reduced compared to conventional CAD systems.

なお本実施例ではプリント配線板のパターンおよびラン
ドの間隔をチェックする場合に本発明を適用した場合に
ついて説明したが、本発明は配線の接続情報のチェック
等にも応用することができる。
In this embodiment, a case has been described in which the present invention is applied to check the pattern and land spacing of a printed wiring board, but the present invention can also be applied to check wiring connection information, etc.

また本実施例では、エラーの有無を示すためおよび修正
入力の有無を示すためにフラグを用いているが、本発明
はこれに限定されることなく、DRCを行なう際の判定
基準となる情報であれば他の指標を付加してもてもよい
Further, in this embodiment, a flag is used to indicate the presence or absence of an error and to indicate the presence or absence of a correction input, but the present invention is not limited to this, and the flag is used as information that serves as a judgment criterion when performing DRC. Other indicators may be added if necessary.

[発明の効果] 以上説明したように本発明のCADシステムは、修正入
力あるいは追加入力が行なわれた配線パターンの図形情
報に対してのみDRCがかけられるので、DRCに要す
る時間が大幅に短縮され、回路設計を効率良く進めるこ
とができる。
[Effects of the Invention] As explained above, in the CAD system of the present invention, DRC is applied only to the graphical information of wiring patterns for which correction input or additional input has been performed, so the time required for DRC is significantly reduced. , circuit design can proceed efficiently.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例の構成を示すブロワり図、第
2図は同実施例におけるメモリの記憶内容を概念的に示
す図、第3図は同実施例システムの動作の流れについて
説明する図、第4図は従来のCADシステムにおけるD
RCを行なうプロセスを示す図である。 1・・・・・・・・・表示装置 2・・・・・・・・・ポインティングディバイス3・・
・・・・・・・CPU 4・・・・・・・・・DRCモジュール5・・・・・・
・・・メモリ A1〜A5・・・・・・配線パターン 出願人      株式会社 東芝 代理人 弁理士  須 山 佐 − 第2図 乏1舅り区じdニー      7ス 置 画面イメー
ジ゛         百1彩データ求M171する×
tソリ−弔 0凶
Fig. 1 is a blower diagram showing the configuration of an embodiment of the present invention, Fig. 2 is a diagram conceptually showing the storage contents of the memory in the embodiment, and Fig. 3 is an illustration of the flow of operation of the system of the embodiment. The explanatory diagram, Fig. 4, shows D in the conventional CAD system.
FIG. 3 is a diagram showing a process of performing RC. 1...Display device 2...Pointing device 3...
・・・・・・・・・CPU 4・・・・・・DRC module 5・・・・・・
...Memories A1 to A5...Wiring pattern applicant Toshiba Corporation Patent attorney Suyama Sa M171 ×
t sori - condolence 0 kyou

Claims (2)

【特許請求の範囲】[Claims] (1)配線パターンおよびランドパターン等の図形情報
を格納する図形情報格納手段と、各図形情報に対するデ
ザインルールチェックを行なう図形情報チェック手段と
、図形情報の修正入力を行なう図形情報入力手段とを備
えてなるプリント配線基板のCADシステムにおいて、
前記図形情報チェック手段がデザインルールチェックを
行なつたとき、前記図形情報格納手段内の各図形情報に
チェック結果を示す情報が付加され、前記図形情報入力
手段から図形情報の修正入力が行なわれたとき、修正さ
れた図形情報に修正の事実を示す情報が付加され、前記
図形情報チェック手段が次にデザインルールチェックを
行なうとき、前記修正の事実を示す情報が付加されてい
る図形情報に対してのみデザインルールチェックを行な
うように構成されていることを特徴とするCADシステ
ム。
(1) Comprising a graphical information storage means for storing graphical information such as wiring patterns and land patterns, a graphical information checking means for checking design rules for each graphical information, and a graphical information inputting means for inputting corrections to the graphical information. In the CAD system for printed wiring boards,
When the graphic information checking means performs a design rule check, information indicating the check result is added to each piece of graphic information in the graphic information storage means, and correction input of the graphic information is performed from the graphic information input means. When information indicating the fact of modification is added to the modified graphic information, and when the graphic information checking means next performs a design rule check, the graphic information to which the information indicating the fact of modification has been added is A CAD system characterized in that it is configured to only perform a design rule check.
(2)図形情報に付加されるチェック結果を示す情報お
よび修正の事実を示す情報が、各図形情報に付加された
フラグにより表現される特許請求の範囲第1項記載のC
ADシステム。
(2) C according to claim 1, wherein the information indicating the check result added to the graphic information and the information indicating the fact of modification are expressed by flags added to each graphic information
AD system.
JP61260417A 1986-10-31 1986-10-31 Cad system Pending JPS63115273A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61260417A JPS63115273A (en) 1986-10-31 1986-10-31 Cad system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61260417A JPS63115273A (en) 1986-10-31 1986-10-31 Cad system

Publications (1)

Publication Number Publication Date
JPS63115273A true JPS63115273A (en) 1988-05-19

Family

ID=17347645

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61260417A Pending JPS63115273A (en) 1986-10-31 1986-10-31 Cad system

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JP (1) JPS63115273A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH039479A (en) * 1989-06-06 1991-01-17 Oki Electric Ind Co Ltd Conversation type printed circuit board designing device
JPH04130966A (en) * 1990-09-21 1992-05-01 Nec Corp Cad system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH039479A (en) * 1989-06-06 1991-01-17 Oki Electric Ind Co Ltd Conversation type printed circuit board designing device
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