JPS63217600A - Semiconductor memory device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置のりダンダンシー回路、特に不
良のメモリセルのアドレス番地を記憶するための71−
ズの切断の有無の情報を知るための回路(以下ロールコ
ール回路と呼ぶ)に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a semiconductor memory device dundancy circuit, particularly a 71--
The present invention relates to a circuit (hereinafter referred to as a roll call circuit) for determining whether or not a wire is disconnected.
まず、従来の半導体記憶装置のりダンダンシー回路につ
いて図面を用いて説明する。第4図が従来のフューズを
含むプログラマブル回路とその7、−ズの切断の有無の
情報を知るためのロールコール回路である。First, a conventional semiconductor memory device dundancy circuit will be described with reference to the drawings. FIG. 4 shows a conventional programmable circuit including a fuse and its roll call circuit for determining whether or not the fuse is disconnected.
第4図において、Fはフユーズ、Q、、QaはNチャン
ネル型MO8FET 、QzはPチャンネル型MO8F
ETで、これによシフニーズを含むプログラマブル回路
41が構成される。N1はFとQlとの接続点、N、は
Q、とQ、との接続点である。In Figure 4, F is a fuse, Q, Qa is an N-channel type MO8FET, and Qz is a P-channel type MO8F.
ET, thereby constructing a programmable circuit 41 including a Schifunes. N1 is the connection point between F and Ql, and N is the connection point between Q and Q.
次にC4,QlはPチャンネル型MO8FET%Q・は
Nチャンネル型MO8FETで、これによりロールコー
ル回路42が構成される。また、C8はチップセレクト
信号である。Next, C4 and Ql are P-channel type MO8FETs, and %Q is an N-channel type MO8FET, which constitutes the roll call circuit 42. Further, C8 is a chip select signal.
第4図の回路動作について説明する。まず、フユーズF
が切断されない場合は、N、は「1」レベルにあるから
、Qsはオン、Qt 、Q!はオフで、N、はrOJレ
ベルとなる。次に、cs’が「0」レベルにあるとする
と、Q4*Qwはオンであるが、N、は「0」レベルに
あるためQsはオフで、ロールコール回路42には貫通
電流iは流れない。The operation of the circuit shown in FIG. 4 will be explained. First, Fuyuse F
If is not disconnected, since N, is at the "1" level, Qs is on, Qt, Q! is off and N is at rOJ level. Next, if cs' is at the "0" level, Q4*Qw is on, but since N is at the "0" level, Qs is off, and the through current i flows through the roll call circuit 42. do not have.
従って、逆に貫通電流iが流れていないという情報によ
りフユーズFが切断されていないと判断することができ
る。Therefore, on the contrary, it can be determined that the fuse F is not disconnected from the information that the through current i is not flowing.
次に、7ユーズFが切断されている場合は、NlはrO
Jレベルにあシs Qt e Qtはオン、Qsはオフ
となシ、N!は「1」レベルとなる。また、cs’がr
OJレベルにあるとすると、Q4 * Qs eQ6は
共にオンで、ロールコール回路42に貫通電流iが流れ
る。従って、逆に貫通電流量が流れている情報によシ、
7.−ズFが切断されていると判断することができる。Next, if the 7use F is cut, Nl is rO
At J level, Qt is on, Qs is off, N! is at the "1" level. Also, cs' is r
Assuming that it is at the OJ level, Q4 * Qs eQ6 are both on, and a through current i flows through the roll call circuit 42. Therefore, on the contrary, depending on the information that the amount of through current is flowing,
7. - It can be determined that the lens F is disconnected.
即ち、半導体記憶装置の貫通電流iを測定することによ
り、7ユーズの切断の有無を知ることが可能である。That is, by measuring the through current i of the semiconductor memory device, it is possible to know whether or not the 7 uses are disconnected.
以上説明したように、従来の半導体記憶装置においては
、フューズの切断の有無を知るためには貫通電流が流れ
てしまうので、半導体記憶装置の動作電流を増加させて
しまうという欠点がある。As explained above, in the conventional semiconductor memory device, a through current flows in order to know whether a fuse is blown or not, so there is a drawback that the operating current of the semiconductor memory device increases.
また、フューズの本数が増れば増る程貫通電流が増える
という欠点があシ、さらに半導体記憶装置のMOSトラ
ンジスタの性能の製造バラツキが大きい場合、貫通電流
の値にバラツキが生じてしまい、フ為−ズの切断の有無
の判断が難しくなるという欠点がある。Another drawback is that as the number of fuses increases, the through current increases.Furthermore, if there are large manufacturing variations in the performance of MOS transistors in semiconductor storage devices, the value of the through current will vary, causing There is a drawback that it becomes difficult to judge whether or not the steel is cut.
本発明の半導体記憶装置は、電源投入を検知してパルス
信号を発生する電源イニシャライズ回路を有し、前記パ
ルス信号に同期して、7ユーズの切断の情報をデータア
ウト端子またはI10端子に読み出すことが可能なこと
を特徴としている。The semiconductor memory device of the present invention has a power initialization circuit that detects power-on and generates a pulse signal, and reads out information on disconnection of 7 uses to the data out terminal or the I10 terminal in synchronization with the pulse signal. It is characterized by the possibility of
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例の回路図であシ、第2図は実
施例第1図の動作波形図である。FIG. 1 is a circuit diagram of one embodiment of the present invention, and FIG. 2 is an operational waveform diagram of the embodiment shown in FIG. 1.
第1図において、11は7ユーズを含むプログラマブル
回路で、その構成は従来例!4図と同じであるため、そ
の説明は省略する。次に12.14はトランスファーゲ
ートで、Pチャンネル型MO8FETQ4#QT% N
f+/ネ、l!!MO8FETQ、。In Figure 1, 11 is a programmable circuit including 7 uses, and its configuration is conventional! Since it is the same as FIG. 4, its explanation will be omitted. Next, 12.14 is a transfer gate, P channel type MO8FETQ4#QT% N
f+/ne, l! ! MO8FETQ,.
Q、及びインバータL、Isによりm成される。Q, and inverters L and Is.
13は出力3177回路で、Pチャンネル型MO8FE
TQi 、Nf ヤ7ネルff1M08FETQa、イ
ンバータIts及びNANDとNORによりm成される
。16はメモリセリアレイである。最後に15は電源イ
ニシャライズ回路であ!51.Pチャンネル型MO8F
ETQ$l−Qto、N f −w yネA1MO8F
ETQ+t〜Q13、及びインバータI4.IIにより
構成される。また、N1〜N、は節点、DB 、 DB
’ はデータバス線、DOEは出力制御信号、 ])o
utはデータアウト端子、cs’はチップセレクト信号
、φは15の出力のクロック信号である。13 is the output 3177 circuit, P channel type MO8FE
TQi, Nf channel ff1M08FETQa, inverter Its, NAND and NOR. 16 is a memory array. Finally, 15 is the power supply initialization circuit! 51. P channel type MO8F
ETQ$l-Qto, N f -w yne A1MO8F
ETQ+t to Q13, and inverter I4. II. Also, N1 to N are nodes, DB, DB
' is the data bus line, DOE is the output control signal, ])o
ut is a data out terminal, cs' is a chip select signal, and φ is an output clock signal of 15.
まず、電源イニシャライズ回路15の動作説明を第2図
を用いて行う。ここで、説明を簡単にするため、で丁′
はrojレベル、DOEは「1」レベル、Pチャンネル
MO8FETのスレッシ璽−ルド電圧の絶対値(以下単
にIVTPI と呼ぶ)よシもNチャンネルMO8F
ETのスレッシ冒−ルド電圧(以下単にVTNと呼ぶ)
の方が大きい、即ちIVTPI<VTN の関係がある
と仮定する。First, the operation of the power supply initialization circuit 15 will be explained using FIG. Here, to simplify the explanation,
is the roj level, DOE is the "1" level, and the absolute value of the threshold voltage of the P-channel MO8FET (hereinafter simply referred to as IVTPI) is also the N-channel MO8F.
ET threshold voltage (hereinafter simply referred to as VTN)
is larger, that is, there is a relationship of IVTPI<VTN.
電源VCCがOvよシ緩やかに上昇し% vccがIV
TPIと等しくなる時刻toになると、Qll 、!:
QIOが共にオンするため、節点N、はVCCと等しい
電位まで上昇する。次にVCCが2・VTN+ΔUに等
しくなる時刻t1になると、Q@eQ+o に加えて、
Qll # Qltもオンする。ここで、ΔVはQ 1
sの基板バイアス効果によるNチャンネルMO8FE
Tのスレッシ曹−ルド電圧の増加分である。また、直列
接続されていをQ・とQsoと比べて、直列接続されて
いるQllとQtmの方が極めて大きな電流能力を持つ
関係にあるならば、時刻t、において第2図に示す如<
N3の電位は下がる。以上説明したように、電源VCC
がOvよプ緩やかに上昇する過程において、節点N、は
第2図に示す様なバルス信号になる。従って、N3から
工。+IIのインバータ2段を介したクロック信号φは
、N、と同様なパルス信号になるのは明らかである。The power supply VCC gradually rises from Ov and %vcc becomes IV
When the time to becomes equal to TPI, Qll,! :
Since both QIO are turned on, node N rises to a potential equal to VCC. Next, at time t1 when VCC becomes equal to 2・VTN+ΔU, in addition to Q@eQ+o,
Qll # Qlt is also turned on. Here, ΔV is Q 1
N-channel MO8FE due to substrate bias effect of s
This is the increase in the threshold voltage of T. Furthermore, if Qll and Qtm connected in series have a significantly larger current capacity than Q and Qso, which are connected in series, then at time t, as shown in FIG.
The potential of N3 decreases. As explained above, power supply VCC
In the process of gradually rising from Ov, the node N becomes a pulse signal as shown in FIG. Therefore, work from N3. It is clear that the clock signal φ passed through the two stages of +II inverters becomes a pulse signal similar to N.
次に、電源投入を検知して発生するクロック信号φの制
御により、7:L−ズを含むプログラマブル回路11の
情報がデータアウト端子Doutに読み出される迄の回
路動作について説明する。クロック信号φが「0」レベ
ルからr工Jレベルに変化すると、トランスファーゲー
ト12は導通、トランス7アーゲート14は非導通とな
る。従って11の出力が出力バラフッ回路130入力(
DB’)に伝えられ、7エーズの切断の情報がDout
に伝えられる。逆にクロック信号φが「1」レベルがら
rOJレベルに変化すると、トランスファーゲート12
は非導通、トランス7アーゲート14は導通となシ、メ
モリセルアレイ16のデータバス線DBが出力パッ7ア
回路130入力(DB’ ) K伝えられ、メモリセル
の情報がDoutに伝えられ、通常のRead動作が可
能となる。Next, a description will be given of the circuit operation until the information of the programmable circuit 11 including 7:L-'s is read out to the data out terminal Dout by controlling the clock signal φ generated upon detection of power-on. When the clock signal φ changes from the "0" level to the R/J level, the transfer gate 12 becomes conductive and the transformer 7 gate 14 becomes non-conductive. Therefore, the output of 11 is the output balance circuit 130 input (
DB'), and the information about the 7A's disconnection is sent to Dout.
can be conveyed to. Conversely, when the clock signal φ changes from the "1" level to the rOJ level, the transfer gate 12
is non-conductive, the transformer 7argate 14 is not conductive, the data bus line DB of the memory cell array 16 is transmitted to the output passer circuit 130 input (DB')K, the information of the memory cell is transmitted to Dout, and the normal Read operation becomes possible.
〔実施例2〕 次に、本発明の他の実施例について説明する。[Example 2] Next, other embodiments of the present invention will be described.
第3図は本発明の第二の実施例の回路図である。FIG. 3 is a circuit diagram of a second embodiment of the present invention.
第3図は、第一の実施例第1図の電源イニシャライズに
対して改良を行りたものである。第3図において、QI
、Q鵞はPチャンネル型MO8FET1Q、〜Q6はN
チャンネル型MO8FET、I、、1.はインバータで
、これによシミ源イニシャライズ回路31を構成してい
る。また、Nlは節点C8′はチップセレクト信号、φ
は31の出力である。FIG. 3 shows an improvement over the power supply initialization shown in FIG. 1 of the first embodiment. In Figure 3, QI
, Q is P channel type MO8FET1Q, ~Q6 is N
Channel type MO8FET, I, 1. is an inverter, which constitutes a stain source initialization circuit 31. In addition, Nl is the chip select signal at node C8', and φ
is the output of 31.
第3図において、第1図と異なる点は、Nチャンネル型
MO8FETQ、が追加された点だけである。The only difference in FIG. 3 from FIG. 1 is that an N-channel type MO8FETQ is added.
次に、第3図の回路動作について説明する。電源VCC
がOvから緩やかに上昇し、VCCがI Vrp Iと
等しくなる時刻になると、Qs p Qlが共にオンす
るため、節点N、はVCCと等しい電位まで上昇する。Next, the operation of the circuit shown in FIG. 3 will be explained. Power supply VCC
gradually rises from Ov, and at the time when VCC becomes equal to I Vrp I, both Qs p and Ql are turned on, so that the node N rises to a potential equal to VCC.
次にVCCが3・VTN+ΔV′に等しくなると、Qs
−Qtに加えて、Qs〜Q、もオンする。ここで、Δν
′はQl=Q4の基板バイアス効果によるNチャンネル
MO8FETのスレッシ璽ルド電圧の増加分である。ま
た、直列接続されているQlとQlと比べて、直列接続
されているQ s = Q−の方が極めて大きな1を流
能力を持つ関係にあるならば、N。Next, when VCC becomes equal to 3·VTN+ΔV', Qs
-In addition to Qt, Qs to Q are also turned on. Here, Δν
' is an increase in the threshold voltage of the N-channel MO8FET due to the substrate bias effect of Ql=Q4. Also, if Qs = Q-, which are connected in series, has an extremely large flow capacity of 1 compared to Ql and Ql, which are connected in series, then N.
の電位は「0」レベル迄下がる。なお、N1の電位が下
る時のVCCの電位が、第一の実施例第1図よシも高い
所にあるため、N1のパルス幅が第1図よシも拡がる。The potential drops to the "0" level. In addition, since the potential of VCC when the potential of N1 decreases is higher than that of the first embodiment in FIG. 1, the pulse width of N1 becomes wider than that of FIG. 1.
以上説明したように、電源VCCがOVよシ緩やかに上
昇する過程において、節点N、は第1図よりも幅の広い
パルス信号となシ、N、から1..1.のインバータ2
段を介したクロック信号φは、第1図よりも幅の広いパ
ルス信号となる。As explained above, in the process in which the power supply VCC gradually rises above OV, the node N becomes a pulse signal with a wider width than that shown in FIG. .. 1. inverter 2
The clock signal φ passing through the stages becomes a pulse signal with a wider width than that in FIG.
従って、本実施例第3図によれば、第一の実施例第1図
よりもクロック信号φは、幅の広いパルス信号となり、
フユーズの切断の有無の情報の読み出し時間が長くなる
。なお、7エーズを含むプログラマブル回路、出力バッ
ファ回路等の回路動作は、第一の実施例第1図と全く同
様であるため、その説明は省略する。Therefore, according to FIG. 3 of this embodiment, the clock signal φ becomes a wider pulse signal than that of FIG. 1 of the first embodiment,
It takes a long time to read the information on whether or not the fuse is disconnected. Note that the circuit operations of the programmable circuit including the 7Aze, the output buffer circuit, etc. are completely the same as those of the first embodiment shown in FIG. 1, and therefore their explanation will be omitted.
以上説明したように本発明は、電源イニシャライズ回路
が発生するパルス信号に同期して、7エーズの切断の有
無の情報を読み出すことにより、貫通電流を流すことな
く71−ズの切断の有無の情報を知ることができる効果
がある。As explained above, the present invention provides information on whether the 71-Aze is disconnected without causing a through current by reading out the information on the disconnection of the 7A-Z in synchronization with the pulse signal generated by the power supply initialization circuit. It has the effect of letting you know.
なお、本発明の実施例において、フューズを含むプログ
ラマブル回路が1台の場合について説明を行ったが、本
発明はこれに限定されるものではなく、特に多ビツト系
データアウト端子または多ビット系I10端子を有する
半導体記憶装置であれば、そのビット数分だけの71−
ズの切断の有無の情報が同時に得られることは明らかで
ある。In the embodiments of the present invention, the case where there is one programmable circuit including a fuse has been described, but the present invention is not limited to this. If it is a semiconductor memory device that has terminals, 71-
It is clear that information on the presence or absence of cutting of the tube can be obtained at the same time.
また、本発明の主旨を満たす範囲の様々な応用例が可能
であることはいうまでもない。Furthermore, it goes without saying that various application examples are possible within the scope of satisfying the gist of the present invention.
第1図は本発明の第一の実施例を示す回路図、第2図は
第1図の動作波形図、第3図は本発明の第二の実施例を
示す回路図、第4図は従来例を示す回路図である。
11.41・・・・・・フユーズを含むプログラマブル
回路、12.14・・・・・・トランス7y−’l−ト
、13・・・・・・出力バッファ回路、15.31・・
・・・・電源イニシャライズ回路、16・・・・・・メ
モリセルアレイ、42・・・・拳・ロールコール回路。
代理人 弁理士 内 原 晋・―:す・、・≧X
〆 ウ −ノ )
(、]・・ ′
副因
$2図Fig. 1 is a circuit diagram showing a first embodiment of the present invention, Fig. 2 is an operation waveform diagram of Fig. 1, Fig. 3 is a circuit diagram showing a second embodiment of the invention, and Fig. 4 is a circuit diagram showing a second embodiment of the present invention. FIG. 2 is a circuit diagram showing a conventional example. 11.41...Programmable circuit including fuse, 12.14...Transformer 7y-'l-to, 13...Output buffer circuit, 15.31...
. . . Power supply initialization circuit, 16 . . . Memory cell array, 42 . . . Fist/roll call circuit. Agent: Susumu Uchihara, Patent Attorney: Su・,・≧X
〆 U -ノ ) (,]...' Sub-cause $2 figure
Claims (1)
ューズを含むプログラマブル回路を有し、前記フューズ
を前記アドレス番地に対応して切断することにより、前
記不良のメモリセルを予備の正常なメモリセルに置き換
えることが可能な半導体記憶装置において、電源投入を
検知してパルス信号を発生する電源イニシャライズ回路
を有し、前記パルス信号に同期して、前記フューズの切
断の有無の情報をデータアウト端子または入出力端子に
読み出すことが可能なことを特徴とする半導体記憶装置
。A programmable circuit including a fuse for storing an address address of a defective memory cell is provided, and the defective memory cell is replaced with a spare normal memory cell by cutting the fuse in accordance with the address address. A semiconductor storage device that can detect power-on and has a power initialization circuit that generates a pulse signal by detecting power-on, and in synchronization with the pulse signal, transmits information on whether or not the fuse is disconnected to a data out terminal or an input/output terminal. A semiconductor memory device characterized by being capable of being read to a terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62052323A JP2534697B2 (en) | 1987-03-06 | 1987-03-06 | Semiconductor memory device |
Applications Claiming Priority (1)
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JP62052323A JP2534697B2 (en) | 1987-03-06 | 1987-03-06 | Semiconductor memory device |
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Publication Number | Publication Date |
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JPS63217600A true JPS63217600A (en) | 1988-09-09 |
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ID=12911585
Family Applications (1)
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JP62052323A Expired - Lifetime JP2534697B2 (en) | 1987-03-06 | 1987-03-06 | Semiconductor memory device |
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