JPS63182939A - Communication control equipment - Google Patents

Communication control equipment

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Publication number
JPS63182939A
JPS63182939A JP62014177A JP1417787A JPS63182939A JP S63182939 A JPS63182939 A JP S63182939A JP 62014177 A JP62014177 A JP 62014177A JP 1417787 A JP1417787 A JP 1417787A JP S63182939 A JPS63182939 A JP S63182939A
Authority
JP
Japan
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communication control
communication
control device
program
control program
Prior art date
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Pending
Application number
JP62014177A
Other languages
Japanese (ja)
Inventor
Minoru Abe
稔 安部
Toru Furuhashi
古橋 徹
Hiroshi Taguchi
博史 田口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP62014177A priority Critical patent/JPS63182939A/en
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  • Communication Control (AREA)

Abstract

PURPOSE:To cope with the revision or addition of a communication control function flexibly by executing the communication function of a high-order level according to the system control program of a semi-fixed storage means and a communication control program transferred from a host device in the case of initializing. CONSTITUTION:In the initializing state, a processor 106 of a communication controller 100 sends a program transfer request to an operation controller 202 via a control line of a port 1 according to the control of a system control program of a ROM 108. A buffer control circuit 120 of the communication controller 202 stores once the program and data into a buffer 104. A processor 108 reads a communication control program from a buffer 104 according to the instruction of the system control program of the ROM 108 and stores it in a variable program storage area 302 of a RAM 110. The function having the possibility of revision or addition in the function is stored in the RAM 110 in this way.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は通信制御方式2 とくに高レベルデータリンク
制御を行なう通信システムに適した通信制御装置に関す
るものである。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to communication control method 2, particularly a communication control device suitable for a communication system that performs high-level data link control.

(従来の技術) たとえばCCITT勧告x、25は周知のように3つの
レベルに階層化されている0階層化された3レベルに従
って高レベルデータリンク制99 (HDLG)を行な
うため、従来、レベルlおよび2の下位機能をハードウ
ェアにて、また上位m 鋤をファームウェアにて実現し
たx、25制御LSIがあった。たとえば、日本通信技
術株式会社刊「技術移転特別セミナテキストrパケット
交換網J」第30〜31頁(昭和60年3月)参照。
(Prior Art) For example, CCITT Recommendation There was an x,25 control LSI that realized the lower functions of 2 and 2 using hardware, and the upper m plows using firmware. For example, see "Technology Transfer Special Seminar Text r Packet Switching Network J" published by Japan Communication Technology Co., Ltd., pp. 30-31 (March 1985).

このような通信制di LSIは、回線とインタフェー
スされる回線制御部と、パケットの組立てなどの論理演
算を行なう論理演算部と、上位のプロセッサとデータチ
ャネル形式でインタフェースされるメモリインタフェー
ス部とで構成されている。勧告x、25のレベルlおよ
び2に含まれる下位機能、すなわちフラグ同期、rOJ
挿入/削除、フレームチェックシーケンス(Fe2)検
査/生成などはハードウェアにて実行される。また、下
位機能、すなわちフレーム作成、分析、状態制御などは
ファームウェアで実行される。ファームウェアは、論理
演算部にあるROMにマイクロプログラムとして収容さ
れている。
Such a communication system DI LSI consists of a line control unit that interfaces with a line, a logical operation unit that performs logical operations such as packet assembly, and a memory interface unit that interfaces with a host processor in the form of a data channel. has been done. Sub-functions included in Recommendation x, 25 levels l and 2, namely flag synchronization, rOJ
Insertion/deletion, frame check sequence (Fe2) inspection/generation, etc. are performed by hardware. In addition, lower-level functions such as frame creation, analysis, and state control are performed by firmware. The firmware is stored as a microprogram in the ROM in the logic operation section.

回線からデータを受信する際、データの開始を示すフラ
グパターンの検出や、情報の終了を示すFCSコードの
検出、)IDLCフレームのアドレス(A)パートおよ
び制御(C)パートの「0」削除、受信データの誤り検
査および制御、ならびに再送要求は、回線制御部にて行
なわれる。アドレスパートおよび制御パートの解析や、
次に実行すべき処理および状ffi遷移先の決定は、論
理演算部のROMファームウェアにて行なわれる。制御
パートに続く情報(I)パートは、上位プロセッサによ
り指定された主メモリへ転送されるが、この転送は、メ
モリインタフェース部のDMA  (直接メモリアクセ
ス)回路の制御により行なわれる。
When receiving data from the line, detection of a flag pattern indicating the start of data, detection of an FCS code indicating the end of information, deletion of "0" from the address (A) part and control (C) part of the IDLC frame, Error checking and control of received data and retransmission requests are performed by the line control section. Analysis of address parts and control parts,
The next process to be executed and the state ffi transition destination are determined by the ROM firmware of the logic operation section. The information (I) part following the control part is transferred to the main memory designated by the host processor, and this transfer is performed under the control of the DMA (direct memory access) circuit of the memory interface section.

回線へデータを送信する場合、通信制御LSIの論理演
算部は、上位プロセッサからのデータ送信安求の検出、
ならびにアドレスパートおよび制御ハートの作成をRO
Mのマイクロプログラムにて行なう。またメモリインタ
フェース部はDMA回路の制御によって、上位プロセッ
サで指定された主メモリから送信情報の読み込みを行な
う。回線制御部はrQJの挿入制御、およびFCSコー
ドの作成を行ない、組み立てたパケットを回線へ送出す
る。
When transmitting data to a line, the logic operation section of the communication control LSI detects whether the data transmission from the host processor is stable,
and creation of address part and control heart by RO
This is done using M's microprogram. The memory interface section also reads transmission information from the main memory specified by the host processor under the control of the DMA circuit. The line control unit performs rQJ insertion control, creates an FCS code, and sends assembled packets to the line.

このように従来の通信制g#LSIでは、データの送受
信動作が同LSIのハードウェアおよびファームウェア
により分担して行なわれていた。これは、レベルlおよ
び2の機能は比較的単純であり標準化が進んでいるため
であった。
In this manner, in the conventional communication-based g#LSI, the data transmission and reception operations are shared between the LSI's hardware and firmware. This is because the functions at levels 1 and 2 are relatively simple and have been standardized.

(発明が解決しようとする問題点) しかし、このような従来の通信制御LSIでは、通信制
御装置の変更や追加を行なうには、LSI自体のハード
ウェアやファームウェアをそれに応じて変更しなければ
ならなかった。これは、集積回路化された通信制御LS
Iの設計変更を伴い、その変更にかなりの工数と費用を
要する。とくに、運用に供されている通信システムに変
更を折り込むには、サービスを一時中断するなどして通
信制御LSIを新たなものと交換することが必要であっ
た。
(Problem to be Solved by the Invention) However, in such a conventional communication control LSI, in order to change or add a communication control device, the hardware and firmware of the LSI itself must be changed accordingly. There wasn't. This is an integrated circuit communication control LS
This involves changing the design of I, which requires a considerable amount of man-hours and costs. In particular, in order to incorporate changes into a communication system that is in operation, it is necessary to temporarily suspend the service and replace the communication control LSI with a new one.

本発明は、通信制御LSIのa t?変更や追加に対す
るこのような従来技術の問題点を除去し、機能変更や追
加に対して融通性のある通信制御装置を提供することを
目的とする。
The present invention provides communication control LSI at? It is an object of the present invention to eliminate such problems of the conventional technology with respect to changes and additions, and to provide a communication control device that is flexible with respect to changes and additions of functions.

(問題点を解決するための手段) 本発明は上述の問題点を解決するために、上位装置と伝
送装置との間に接続され、高レベルデータリンク制御を
行なう通信制御装置は、伝送装置に接続され下位レベル
の通信機能を布線論理にて実行する通信回路と、上位装
置に接続され、上位レベルの通信機f走を蓄積プログラ
ム制御にて実行する処理装置手段とを有し、処理装置手
段は、固定的な情報が半固定記憶された半固定記憶手段
と、可変的な情報が一時蓄積される一時記憶手段と、上
位装置から可変的な情報を受けて一時記憶手段に一時蓄
積する転送手段とを有し、固定的な情報は、通信制御装
置の固定的な制御プログラムを含み、可変的な情報は、
通信制御装置に固有の可変的な制御プログラムを含み、
通信制御装置の初期化の際、上位装置から転送手段に転
送され、転送手段によって一時記憶手段に蓄積される。
(Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention provides a communication control device that is connected between a host device and a transmission device and performs high-level data link control. The processing device has a communication circuit that is connected to the device and executes the communication function of the lower level using wired logic, and a processing device means that is connected to the upper device and executes the communication function of the upper level by storage program control. The means includes a semi-permanent storage means for semi-permanently storing fixed information, a temporary storage means for temporarily storing variable information, and a temporary storage means for receiving variable information from a host device and temporarily storing it in the temporary storage means. The fixed information includes a fixed control program of the communication control device, and the variable information includes a transfer means.
Contains a variable control program specific to the communication control device,
When the communication control device is initialized, the information is transferred from the host device to the transfer means and stored in the temporary storage means by the transfer means.

(作 用) たとえば、複数の通信制御袋δが共通に上位装置に収容
され、上位装置は、複数の通信制御装置のすべてについ
ての可変的な情報が格納された記憶手段を有する。この
通信可変的な情報は、それぞれの通信制御装置に固有の
可変的な制御プログラムを含み、通信制御装置の初期化
の際、上位装置の記憶手段からその通信制御装置の転送
手段に転送され、転送1段によって一時記憶手段に蓄積
される。処理装置手段は、半固定記憶手段に記憶されて
いるシステム制御プログラムと一時記憶手段に蓄積され
た通信制御プログラムとに従って上位レベルの通信機能
を実行する。
(Function) For example, a plurality of communication control bags δ are commonly housed in a host device, and the host device has a storage means in which variable information about all of the plurality of communication control devices is stored. This communication variable information includes a variable control program unique to each communication control device, and is transferred from the storage means of the host device to the transfer means of the communication control device when the communication control device is initialized. The data is stored in the temporary storage means by one stage of transfer. The processing device means performs higher level communication functions in accordance with the system control program stored in the semi-permanent storage means and the communication control program stored in the temporary storage means.

(実施例) 本発明の特徴をより良く理解するために、本発明の詳細
な説明に先立って従来の通信制御LSIの例を第4図を
参照して説明する。この通信制御LSI 10は、−L
位プロセッサ12および主メモリ14と接続されでいる
プロセッサバス16と、回線との間に接続され、単一の
LSIとして構成されている。
(Embodiment) In order to better understand the features of the present invention, an example of a conventional communication control LSI will be described with reference to FIG. 4 prior to a detailed description of the present invention. This communication control LSI 10 is -L
It is connected between a processor bus 16, which is connected to the processor 12 and the main memory 14, and a line, and is configured as a single LSI.

これは、回線とインタフェースされる回線制御部18と
、パケットの組立てなどの論理演算を行なう論理演算部
20と、メモリインタフェース部22とで構成されてい
る。上位プロセッサ12とのインタフェースは、データ
チャネル形式であり、コマンドおよびステータス情報の
送受によりデータ転送が行なわれる。
This includes a line control section 18 that interfaces with the line, a logic operation section 20 that performs logic operations such as packet assembly, and a memory interface section 22. The interface with the host processor 12 is in the form of a data channel, and data transfer is performed by sending and receiving commands and status information.

前述したように、勧告x、25のレベル1および2の下
位機能はハードウェアにて実現され、上位機能はファー
ムウェアで実行される。ファームウェアは、論理演算部
20のROMにマイクロプログラムで実現される。
As mentioned above, the lower functions of levels 1 and 2 of Recommendation The firmware is implemented in the ROM of the logic operation unit 20 as a microprogram.

回線からデータを受信すると、回線制御部18は、フラ
グパターンを検出し、HDLCフレームのアドレス(A
)パートおよび制御(C)パートの「0」削除を行なう
とともに、受信データを論理演算部20に転送する。論
理演算部20は、ROMのファームウェアによって、A
パートおよびCパートを解析し、次に実行すべき処理お
よび状態遷移先を決定する。Cパートに続く情報(I)
パートは、上位プロセッサ12により指定された主メモ
リ14の蓄積領域へ、メモリインタフェース部22のD
MA  C直接メモリアクセス)制御回路により転送さ
れる0回線制御部18は、FCSコードを検出すると、
これに基づいて受信データの誤り検査を行ない、正常で
あれば上位プロセッサ12にその旨を報告して一連の受
信動作を終了する。なお伝送誤りなどによってデータを
正しく受信できなかったときは、回線制御部18は、対
向装置に対して再送を要求する。
When data is received from the line, the line control unit 18 detects a flag pattern and detects the address of the HDLC frame (A
) part and the control (C) part, and transfers the received data to the logic operation section 20. The logic operation unit 20 is configured to perform A by the firmware of the ROM.
The part and C part are analyzed to determine the next process to be executed and the state transition destination. Information following part C (I)
The D part of the memory interface unit 22 is transferred to the storage area of the main memory 14 specified by the host processor 12.
When the 0-line control unit 18 detects the FCS code,
Based on this, the received data is checked for errors, and if normal, this is reported to the host processor 12 and the series of receiving operations is completed. Note that if data cannot be received correctly due to a transmission error or the like, the line control unit 18 requests the opposing device to retransmit.

回線へデータを送信するときは、通信制御LS110の
論理演算部20は、上位プロセッサ12からのデータ送
信要求を検出すると、ROMのマイクロプログラムの制
御にてAパートおよびCパートを作成する。メモリイン
タフェース部22は、送信すべき情報を上位プロセッサ
12で指定された主メモリ14からDMA制御回路によ
って読み込む。回線制御部は、送信情報をAバートおよ
びCパートと組み合わせて「0」を挿入し、回線へ送出
する。送信情報の末尾にはFCSコードを付加し、送信
動作を終了する。この従来例による通信制御LSI 1
0では、データの送受信動作をハードウェアおよびファ
ームウェアで行なっていた。
When transmitting data to the line, when the logic operation unit 20 of the communication control LS 110 detects a data transmission request from the host processor 12, it creates part A and part C under the control of the microprogram in the ROM. The memory interface unit 22 reads information to be transmitted from the main memory 14 designated by the host processor 12 using the DMA control circuit. The line control unit combines the transmission information with the A part and C part, inserts "0", and sends it to the line. An FCS code is added to the end of the transmission information, and the transmission operation is completed. Communication control LSI 1 according to this conventional example
0, data transmission and reception operations were performed by hardware and firmware.

次に添付図面を参照して本発明による通信制御装置の実
施例を詳細に説明する。
Next, embodiments of a communication control device according to the present invention will be described in detail with reference to the accompanying drawings.

第2図には、本発明による通信制御装置を適用した通信
システムの構成例が示されている。この通信システムは
、伝送装置から回線を通して対向装置とH[lLC手順
にて通信を行なうものであり、2つのボートを有するn
+1台の通信制御装置100が伝送装置(図示せず)と
上位装置との間に接続されている。上位装置は、第4図
に示すプロセッサ12と同様のプロセッサ、および同じ
く主メモリ14と同様の主メモリを含む上位制御装置2
00と、後述の連用制御装置i!!202とからなる0
通信制御装置100の回線側は、通信線102によって
伝送装置へ接続され、回線を通して最終的には対向装置
に接続される。
FIG. 2 shows a configuration example of a communication system to which a communication control device according to the present invention is applied. This communication system communicates from the transmission device to the opposite device through a line using the H[lLC procedure, and has two ports.
+1 communication control device 100 is connected between a transmission device (not shown) and a host device. The host device is a host control device 2 that includes a processor similar to the processor 12 shown in FIG. 4 and a main memory similar to the main memory 14.
00 and the continuous control device i!, which will be described later. ! 0 consisting of 202
The line side of the communication control device 100 is connected to the transmission device by a communication line 102, and is finally connected to the opposite device through the line.

通信制御装置100は、2つのボート、すなわちボート
0およびボートlを有する。前者はプロセッサバス20
4を介して上位制御装2!1200に接続され、後者は
プロセッサバス206を介して運用制御装置202に接
続されている。
Communication control device 100 has two boats, boat 0 and boat l. The former is processor bus 20
4 to the upper control device 2!1200, and the latter is connected to the operation control device 202 via the processor bus 206.

第1図を参照すると通信制御装置100は、伝送装置を
介して対向装置との間で規定された通信規約すなわちプ
ロトコルに従ってHDLC手順により情報の送受信を司
る制御装置である。これは、送受信情報を上位装置との
間で転送する通信制御LS1103と、上位装置との間
で授受される転送情報を一時蓄積するためのn個のバッ
ファ回路(BF) 104とで構成されている。
Referring to FIG. 1, a communication control device 100 is a control device that controls the transmission and reception of information according to the HDLC procedure in accordance with the communication rules or protocols defined between the communication control device and the opposing device via the transmission device. This consists of a communication control LS 1103 that transfers transmission/reception information to and from the higher-level device, and n buffer circuits (BF) 104 for temporarily storing the transfer information exchanged between the higher-level device and the higher-level device. There is.

バッファ回路104は、相手装ごと送受信する情報を一
時蓄積する一時記憶装置であり、本実施例ではn個の面
構成をとっている。これらの各筒雪1〜llnは、それ
ぞれ独立して動作可能である。バッファ回路104は、
バッファ制御回路120を介して内部バス112.送信
装置(SEND) 114.受信装置(RFC) 11
Bおよび上位装置インタフェース部(INF) 122
に接続されている。バッファ回路104のどの記憶面を
プロセッサ106に引き込むかは、バッファ制御回路(
BFC:TL) 120によって制御される。
The buffer circuit 104 is a temporary storage device that temporarily stores information to be transmitted and received from each other device, and has an n-plane configuration in this embodiment. Each of these snow pipes 1 to lln can operate independently. The buffer circuit 104 is
Internal bus 112 . Transmitting device (SEND) 114. Receiving device (RFC) 11
B and upper device interface section (INF) 122
It is connected to the. The buffer control circuit (
BFC:TL) 120.

通信制御LsI 103は、相当の時間遅延が許されず
かつ固定的な機能は布線論理で実現し、それ以外の機能
は蓄積プログラム制御にて実行するように構成されてい
る。布線論理にて実行する機ス近にはたとえば、HDL
Cフレームの検出および送出。
The communication control LsI 103 is configured such that a considerable time delay is not allowed and fixed functions are realized by wiring logic, and other functions are executed by storage program control. For example, HDL
C-frame detection and transmission.

rQJの削除および挿入、FCSコードの検出および生
成がある。布線論理にて実現する機走は、実時間性の厳
しい送受信機能であり、そのような通信Ja俺は送信装
ri114および受信装;fi11Bのハードウェアに
て分担されている。
There is rQJ deletion and insertion, FCS code detection and generation. The function realized by the wiring logic is a transmitting/receiving function with strict real-time characteristics, and such communication is shared by the hardware of the transmitting device ri 114 and the receiving device fi 11B.

蓄積プログラム制御にて機能を実現するために、通信制
御LSI 103は、図示のようにプロセッサ(P) 
108.リードオンリメモリ(ROM) 108および
ランダムアクセスメモリ(RAM) 11(lを有し、
それらが内部バス112によって相互に接続されている
。プロセッサ106は、ROM 108およびRAM 
110を使用してLSI 103の全体を制御、統括す
る蓄積プログラム制御による処理装置である。
In order to realize the function through storage program control, the communication control LSI 103 is connected to a processor (P) as shown in the figure.
108. Read only memory (ROM) 108 and random access memory (RAM) 11 (l)
They are interconnected by an internal bus 112. Processor 106 includes ROM 108 and RAM
This is a storage program controlled processing device that controls and integrates the entire LSI 103 using the LSI 110.

送信装21114は、プロセッサ106よりI10制御
部118を通して送信要求を受けると、バッファ回路1
04に格納されている情報を順次読み出し、これにrQ
Jを挿入し、FCSコードを付加するなどして伝送フレ
ームに組み立て、送信線102aから伝送装ごを介して
回線へ送出する機能を有する。受信装置116は、受信
線102bより受信した回線からの伝送フレームを検出
し、これに含まれている「0」を削除し、FCSエラー
やオグトエラーチェックなどの誤り検査等を行ないなが
ら、バッファ104に受信情報を積み込む機走な有する
。伝送フレームの開始フラグを検出すると、I10制御
部118を通してプロセッサ106へ受信要求を上げる
When the transmitter 21114 receives a transmission request from the processor 106 through the I10 controller 118, the transmitter 21114 transmits the buffer circuit 1.
The information stored in 04 is read out sequentially, and rQ
It has the function of assembling a transmission frame by inserting J and adding an FCS code, and sending it out from the transmission line 102a to the line via the transmission equipment. The receiving device 116 detects the transmission frame from the line received from the receiving line 102b, deletes the "0" included in it, and performs error checking such as FCS error and Ogt error checking, and fills the buffer. 104 to load the received information. When the start flag of the transmission frame is detected, a reception request is issued to the processor 106 through the I10 control unit 118.

ROM 10BおよびRAM 110は、プロセッサ1
06が使用する主記憶領域を構成している。主記憶領域
は本実施例では、第3図に示すように、不変プログラム
格納エリア300.可変プログラム格納エリア302お
よびワークエリア304からなる。不変プログラム格納
エリア300は本実施例では、通信制御装置100の機
能の変更や追加によって影響を受けない機走、たとえば
上位装置との間の情報転送制御などのシステム制g#機
能を実行するシステム制御プログラムなど、固定的な情
報が格納される記憶領域であり、半固定記憶装置である
ROM 10Bに画成されている。つまり、プロセッサ
106が使用するファームウェアプログラムはこれに蓄
積される。
ROM 10B and RAM 110 are processor 1
It constitutes the main storage area used by 06. In this embodiment, the main storage area is a permanent program storage area 300. It consists of a variable program storage area 302 and a work area 304. In this embodiment, the immutable program storage area 300 is a system that executes system control g# functions, such as information transfer control with a host device, which is not affected by changes or additions to the functions of the communication control device 100. This is a storage area in which fixed information such as control programs is stored, and is defined in the ROM 10B, which is a semi-permanent storage device. That is, the firmware programs used by processor 106 are stored therein.

可変プログラム格納エリア302は機能の変更や追加の
可能性のあるプログラム、たとえば通信制御プログラム
などの可変的な情報を格納する記憶領域であり、ワーク
エリア304はプロセッサ10Bで走るプログラムで使
用するワークエリアである。両領域302および304
は、一時記憶装置であるRAM 110に形成されてい
る。
The variable program storage area 302 is a storage area for storing variable information such as programs whose functions may be changed or added, for example, communication control programs, and the work area 304 is a work area used by programs running on the processor 10B. It is. Both areas 302 and 304
is formed in RAM 110, which is a temporary storage device.

これらの主記憶領域は、本実施例では、第3図に示すよ
うに全体で一連の記憶位置アドレスが付ケされている。
In this embodiment, these main storage areas are assigned a series of storage location addresses as a whole, as shown in FIG.

領域300にはメモリアドレスr 0OOOJ〜r 3
FFFJ  (18進数)、領域302にはメモリアド
レスr 4000J〜r7FFFJ 、領域034には
メモリアドレスr 8000J〜r FFFFJが割り
当てられている。
The area 300 has memory addresses r0OOOJ~r3
FFFJ (hexadecimal number), memory addresses r4000J to r7FFFJ are assigned to the area 302, and memory addresses r8000J to rFFFFJ are assigned to the area 034.

I10制御部118は、送信装置114および受信装置
116と内部バス112とのインタフェースをとる回路
である。上位装置インタフェース部122は、2つのボ
ート、すなわちボート0およびボート1が収容され、上
位制御装置200および運用制御装置202とそれぞれ
インタフェースする回路である。
I10 control unit 118 is a circuit that interfaces transmitting device 114 and receiving device 116 with internal bus 112. The higher-level device interface unit 122 is a circuit that accommodates two boats, namely, boat 0 and boat 1, and interfaces with the higher-level control device 200 and the operation control device 202, respectively.

内部バス112にはまた、割込み制御回路(INTO)
124およびタイマ(丁IN) 126 も接続されて
いる。
The internal bus 112 also includes an interrupt control circuit (INTO).
124 and a timer (IN) 126 are also connected.

割込み制御回路124は、プロセッサ10Bにかかる割
込みを制御する回路、またタイマ126はプロセッサ1
08が実行するプログラムで使用するタイミングを発生
する回路である。
The interrupt control circuit 124 is a circuit that controls interrupts related to the processor 10B, and the timer 126 is a circuit that controls interrupts related to the processor 10B.
This is a circuit that generates timing used in the program executed by 08.

なお当然のことながら、これらの通信制御LS1103
を構成する各機使部、すなわち第1図で一点鎖線103
で囲った部分は本実施例では、その名の示すとおり弔−
の半導体デバイスとして集積化され、1つの大規模集積
回路を形成している。
Of course, these communication control LS1103
Each engine part that constitutes the
In this example, as the name suggests, the part surrounded by
are integrated as multiple semiconductor devices to form one large-scale integrated circuit.

ところで、第2図に示す連用制御装置202は、処理装
置および記憶装置(図示せず)を備えている。記憶装置
は、たとえばフロッピーディスクなどのファイル記憶装
置でよく、これには、その通信システムに含まれる$0
〜1lfiまでの各通信制御装置100のRAM 11
0の領域302に格納すべき可変プログラム、たとえば
通信制御プログラムやデータなど、その通信システムで
必要なものがあらかしめ用意され、格納されている。こ
れらのプログラムやデータは、システムの状況に応じて
常に最新の状態に更新されて用意されている。
By the way, the continuous control device 202 shown in FIG. 2 includes a processing device and a storage device (not shown). The storage device may be a file storage device, such as a floppy disk, which includes the $0.00
RAM 11 of each communication control device 100 up to 1lfi
Variable programs to be stored in the 0 area 302, such as communication control programs and data, necessary for the communication system are prepared and stored. These programs and data are always updated and prepared according to the system status.

特定の通信制御装置100がシステムに実装され、それ
らに電源が投入されると、系の初期化が行なわれる。初
期化では、通信制御装置100のプロセッサ106はま
ず、ROM 108のシステム制御プログラムの制御に
よって、ボート1の制御線を介して運用制御装と202
にプログラム転送要求を送出する。運用制御装置202
の処理装置は、この要求を受は付けると、その要求のあ
った通信制御装置100に対応する通信制御プログラム
やデータを記憶装置から順次読み出してボートlのデー
タ線を通してその通信制御装置202へ送出する。
When a particular communication control device 100 is installed in a system and powered on, the system is initialized. In initialization, the processor 106 of the communication control device 100 first communicates with the operation control device 202 via the control line of the boat 1 under the control of the system control program in the ROM 108.
Sends a program transfer request to. Operation control device 202
When the processing device accepts this request, it sequentially reads the communication control program and data corresponding to the requested communication control device 100 from the storage device and sends them to the communication control device 202 through the data line of the boat l. do.

通信制御装置202のバッファ制御回路120は、これ
らのプログラムやデータをバッファ104に一旦格納す
る。運用制御装置202は、必要なプログラムやデータ
を送出し終ると、ボート1の制御線にプログラム転送完
了表示を送出する。プロセッサ106はこれを検出して
、ROM 108のシステム制御プログラムの命令に従
ってバッファ104から通信制御プログラムを読み出し
、RAM 110の可変プログラム格納エリア302に
格納する。これを完了すると、プロセッサ106は、」
二位制′4Jg装置200と伝送装置を通した対向装置
との間で情報の送受信を可濠な通常の動作モードないし
は状態に遷移する。
The buffer control circuit 120 of the communication control device 202 temporarily stores these programs and data in the buffer 104. When the operation control device 202 finishes sending the necessary programs and data, it sends a program transfer completion indication to the control line of the boat 1. The processor 106 detects this, reads the communication control program from the buffer 104 according to the instructions of the system control program in the ROM 108, and stores it in the variable program storage area 302 in the RAM 110. Upon completing this, the processor 106
A transition is made to a normal operating mode or state in which information can be transmitted and received between the second position system '4Jg device 200 and the opposing device through the transmission device.

送信する情報は、4二位制御装置i!1200からプロ
セッサパス204のデータ線を通してボートOに人力さ
れる。これは上位装置インタフェース部122からバッ
ファ制御回路120を通してバッファ回路104の指定
の記憶面に格納される。プロセー2す106はそこで、
システム制御プログラムの管理のもとに通信制御プログ
ラムを実行し、I10制御部118を通して送信要求を
送信装置114に発する。
The information to be transmitted is the 4th second control device i! 1200 to boat O through the data line of processor path 204. This is stored in a designated storage surface of the buffer circuit 104 from the host device interface section 122 through the buffer control circuit 120. Prose 2 106 there,
A communication control program is executed under the management of the system control program, and a transmission request is issued to the transmitting device 114 through the I10 control unit 118.

送信装置114はこれに応動して、バッファ回路104
に格納されている情報を順次読み出し、これに「0」を
挿入し、FGSコードを付加するなどして伝送フレーム
に組み立て、送信線102aから伝送装置を介して回線
へ送出する。
In response, the transmitter 114 sends the buffer circuit 104
The information stored in the frame is sequentially read out, "0" is inserted into it, an FGS code is added, etc., and the frame is assembled into a transmission frame, and the frame is sent out from the transmission line 102a to the line via the transmission device.

一方、受信線102bより伝送フレームを受信すると、
受信装置116はこれを検出し、それに含まれている「
O」を削除してFCSエラーやオクトエラーチェックな
どの誤り検査を行ないながら、バッファ104に受信情
報を積み込む。また伝送フレームの開始フラグを検出す
ると、I10制御部118を通してプロセッサ10Bへ
受信要求を上げる。プロセッサ10Bは、この受信要求
をボートOの制gl線を通して上位制御装2t 200
にその旨通報する。上位制御装置200には、バッファ
制御回路120の制御のもとにバッファ回路104から
上位装置インタフェース部122およびボートOのデー
タ線を通してこれらの受信情報が転送される。
On the other hand, when a transmission frame is received from the reception line 102b,
The receiving device 116 detects this and contains "
The received information is loaded into the buffer 104 while deleting "0" and performing error checks such as FCS error and octo error checks. When the start flag of the transmission frame is detected, a reception request is sent to the processor 10B through the I10 control unit 118. The processor 10B sends this reception request to the host controller 2t 200 through the control line of the boat O.
Notify the person accordingly. The received information is transferred to the higher-level control device 200 from the buffer circuit 104 through the higher-level device interface section 122 and the data line of the boat O under the control of the buffer control circuit 120.

なお第3図に示す主記憶レイアウトでは、システム制御
プログラムが不変プログラム格納エリア300に蓄積さ
れ、通信制御プログラムが可変プログラム格納エリア3
02に蓄積されている。しかし、通信制御プログラムで
も固定的な部分ないしは変更の可能性の少ない部分はR
OM 108の不変プログラム格納エリア300に蓄積
するように構成してもよい。
In the main memory layout shown in FIG. 3, the system control program is stored in the constant program storage area 300, and the communication control program is stored in the variable program storage area 3.
It is stored in 02. However, even in communication control programs, fixed parts or parts with little possibility of change are R.
The program may be configured to be stored in the permanent program storage area 300 of the OM 108.

逆に、システム制御プログラムでも変動的な部分すなわ
ち変更の可能性のある部分はRAM 110の可変プロ
グラム格納エリア302に蓄積するように構成してもよ
い。後者の場合、そのようなシステム制御プログラムは
、通信制御プログラムの場合と同様に、やはり運用制御
装置202の記憶装置に準備され、通信制御装置100
の初期化の際、運用制御装と202から通信制御装置1
00のRAM 110にロードされる。また、このよう
なプログラムだけでなく、通信制御装置100の動作に
必要なデータについても同様の方式をとることができ、
固定的なデータはROM 108の領域300に記憶し
ておき、また可変データは運用制御装置302からRA
M 110の領域302に格納するように構成してもよ
い。
Conversely, a variable part of the system control program, that is, a part that may be changed, may be stored in the variable program storage area 302 of the RAM 110. In the latter case, such a system control program is also prepared in the storage device of the operation control device 202 and is stored in the communication control device 100 as in the case of the communication control program.
When initializing the communication control unit 1 from the operation control unit 202
00 RAM 110. In addition, a similar method can be used not only for such programs but also for data necessary for the operation of the communication control device 100.
Fixed data is stored in the area 300 of the ROM 108, and variable data is stored in the RA from the operation control device 302.
It may be configured to be stored in the area 302 of M 110.

このように本実施例によれば、通信制御装置100は、
実時間性が高くかつ固定的な機能は布線論理で実現し、
それ以外の機梯は蓄積プログラム制御にて実行するよう
に構成されている。通信制御装置100の機能の変更や
追加によって影響を受けない機能はROM 108にフ
ァームウェア化されている。また5機能の変更や追加の
可能性のある機能は、RAM 110に格納される。こ
れは、初期化において運用制御装置202からRAM 
110にロードされる。
As described above, according to this embodiment, the communication control device 100
Highly real-time and fixed functions are realized using wiring logic,
Other features are configured to be executed under storage program control. Functions that are not affected by changes or additions to the functions of the communication control device 100 are stored in the ROM 108 as firmware. Furthermore, functions that may be changed or added to the five functions are stored in the RAM 110. This is done by the operation control device 202 during initialization.
110.

(発明の効果) このように本発明によれば、様々な通信制御手順に適用
可能な汎用性の高い通信制御装置が実現され、したがっ
て通信制御機能の変更や追加に柔軟に対処できる。また
そのような追加や変更は、他の運用中の系を停止せずに
行なうことができる。
(Effects of the Invention) As described above, according to the present invention, a highly versatile communication control device that can be applied to various communication control procedures is realized, and therefore, changes and additions to communication control functions can be flexibly handled. Furthermore, such additions and changes can be made without stopping other systems in operation.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明による通信制御装置の実施例を示す機能
ブロック図、 第2図は本発明による通信制御装置を適用した通信シス
テムの構成例を示す中継方式図、第3図は、第1図に示
す実施例における主記憶領域のメモリレイアウトを示す
メモリ配置図、第4図は従来の通信制御LSIの例を示
す機能ブロック図である。 主要部分の符号の説明 +00.、、通信制御装置 104・・・7771回路 1013、、、プロセッサ 108、、 、 ROM 110、 、 、 RAM 114、、、送信装置 11B、、、受信装置 202、、、運用制御装置 300、、、不変プログラム格納エリア302、、、可
変プログラム格納エリア特許出願人 沖電気工業株式会
社 代 理 人 香取 老雄 入山 隆夫 ji用しt、」1信ン又テムのか) 阜212 メモリ7rし又 父上す害)十ギ1ケの911 一禅73 凹
FIG. 1 is a functional block diagram showing an embodiment of a communication control device according to the present invention, FIG. 2 is a relay system diagram showing a configuration example of a communication system to which the communication control device according to the present invention is applied, and FIG. A memory layout diagram showing the memory layout of the main storage area in the embodiment shown in the figure, and FIG. 4 is a functional block diagram showing an example of a conventional communication control LSI. Explanation of symbols of main parts +00. , , Communication control device 104...7771 circuit 1013, , Processor 108, , ROM 110, , RAM 114, , Transmitting device 11B, , Receiving device 202, , Operation control device 300, , Unchanged Program storage area 302...Variable program storage area Patent applicant: Oki Electric Industry Co., Ltd. Agent: Katori, Iriyama Takao, 1 (1 credit, 212 memory 7r, father) 911 of Jugi 1 ke 73 concave

Claims (1)

【特許請求の範囲】 1、上位装置と伝送装置との間に接続され、高レベルデ
ータリンク制御を行なう通信制御装置において、該通信
制御装置は、 前記伝送装置に接続され、下位レベルの通信機能を布線
論理にて実行する通信回路と、 前記上位装置に接続され、上位レベルの通信機能を蓄積
プログラム制御にて実行する処理装置手段とを有し、 該処理装置手段は、固定的な情報が半固定記憶された半
固定記憶手段と、 可変的な情報が一時蓄積される一時記憶手段と、 前記上位装置から可変的な情報を受けて該一時記憶手段
に一時蓄積する転送手段とを有し、前記固定的な情報は
、該通信制御装置の固定的な制御プログラムを含み、 前記可変的な情報は、該通信制御装置に固有の可変的な
制御プログラムを含み、該通信制御装置の初期化の際、
前記上位装置から転送手段に転送され、該転送手段によ
って前記一時記憶手段に蓄積されることを特徴とする通
信制御装置。 2、特許請求の範囲第1項記載の通信制御装置において
、 前記固定的な制御プログラムは該通信制御装置のシステ
ム制御プログラムを含み、 前記可変的な制御プログラムは該通信制御装置の通信制
御プログラムを含み、 前記処理装置手段は、前記半固定記憶手段に記憶されて
いるシステム制御プログラムおよび前記一時記憶手段に
蓄積された通信制御プログラムに従って前記上位レベル
の通信機能を実行することを特徴とする通信制御装置。 3、特許請求の範囲第1項記載の通信制御装置において
、該通信制御装置は複数が共通に前記上位装置に収容さ
れ、該上位装置は、該複数の通信制御装置のすべてにつ
いての前記可変的な情報が格納された記憶手段を有する
ことを特徴とする通信制御装置。
[Claims] 1. A communication control device that is connected between a higher-level device and a transmission device and performs high-level data link control, the communication control device being connected to the transmission device and having lower-level communication functions. a communication circuit that executes the communication function using wired logic; and processing device means that is connected to the higher-level device and executes the upper-level communication function under storage program control; a temporary storage means for temporarily storing variable information; and a transfer means for receiving variable information from the host device and temporarily storing it in the temporary storage means. The fixed information includes a fixed control program for the communication control device, and the variable information includes a variable control program specific to the communication control device, and the variable information includes a variable control program specific to the communication control device, and When it comes to
A communication control device characterized in that the information is transferred from the host device to a transfer means and stored in the temporary storage means by the transfer means. 2. The communication control device according to claim 1, wherein the fixed control program includes a system control program for the communication control device, and the variable control program includes a communication control program for the communication control device. Communication control, wherein the processing device means executes the higher level communication function according to a system control program stored in the semi-permanent storage means and a communication control program stored in the temporary storage means. Device. 3. In the communication control device according to claim 1, a plurality of communication control devices are commonly accommodated in the higher-level device, and the higher-level device controls the variable control device for all of the plurality of communication control devices. 1. A communication control device, comprising a storage means in which information is stored.
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