JPS63182759A - Memory monitor system - Google Patents
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- 238000012360 testing method Methods 0.000 claims abstract description 74
- 238000003780 insertion Methods 0.000 claims abstract description 6
- 230000037431 insertion Effects 0.000 claims abstract description 6
- 238000012544 monitoring process Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 8
- 238000007689 inspection Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号のタイムスロット入れ替えを
行うダブルバッファ方式のタイムスロット入替装置に関
し、特にそのダブルバッファとして用いる２個の一時記
憶回路の正常な書込み読出し動作を監視するメモリ監視
方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a double-buffer type time slot switching device for switching time slots of a digital signal, and in particular, to a double-buffer type time slot switching device for switching time slots of a digital signal. The present invention relates to a memory monitoring method for monitoring read/write operations.
本発明はディジタル通信システムに利用される。INDUSTRIAL APPLICATION This invention is utilized for a digital communication system.
本発明は、書込みおよび読出しを交互に周期的に行う２
個の一時記憶回路を含み、タイムスロットの入れ替えを
行うタイムスロット入替装置のメモリ監視方式において
、
監視用タイムスロットを設け、この監視用タイムスロッ
トを上記一時記憶回路内の全アドレスにわたり変化させ
ることにより、
主信号のタイムスロット入れ替え動作に関係なく、上記
一時記憶回路内の全セルを試験できるようにし、上記一
時記憶回路の出力が固定されるような障害の場合にも検
査できるようにしたものである。The present invention provides two methods for performing writing and reading alternately and periodically.
In a memory monitoring method of a time slot switching device that includes two temporary memory circuits and switches time slots, by providing a monitoring time slot and changing this monitoring time slot over all addresses in the temporary memory circuit. , It is possible to test all cells in the temporary memory circuit regardless of the time slot switching operation of the main signal, and it is also possible to test in the case of a failure where the output of the temporary memory circuit is fixed. be.
〔従来の技術〕
第３図はこのような従来のタイムスロット入替装置のメ
モリ監視方式の一例を示すブロック構成図である。第３
図において、１はパリティ発生回路、２および３は一時
記憶回路、４および５は書込みアドレスデータ１０２と
読出しアドレスデータ１０３とを選択す・る選択回路、
６および７はパリティ検査回路、８は読出し書込み制御
回路および９は出力を選択する選択回路である。[Prior Art] FIG. 3 is a block diagram showing an example of a memory monitoring system of such a conventional time slot switching device. Third
In the figure, 1 is a parity generation circuit, 2 and 3 are temporary storage circuits, 4 and 5 are selection circuits for selecting write address data 102 and read address data 103,
6 and 7 are parity check circuits, 8 is a read/write control circuit, and 9 is a selection circuit for selecting an output.
この従来例においてのタイムスロットの入れ替えは次の
ようにして行われる。第４図（ａ）および＜１））に示
すように、一時記憶回路２および３のアドレス＃ｌ〜＃
１４にデータ人力１０１としてデータＤ１〜Ｄ１４を順
番に書き込む、そして読出し時には、読出しアドレスを
、＃１３、＃ｌＯ１＃３、＃１、＃５、・−の順に変化
させ、データをＤｌ３、ＤＩＯ１Ｄ３、Ｄｌ、Ｄ５、−
・の順に読み出す、これにより（Ｄ＋ 、Ｄｚ 、Ｄ４
、Ｄｓ＝−１ＤＩ４） （Ｄｌ３、ＤｌＯ１Ｄ３、
Ｄｌ、Ｄ５、−・、Ｄｌｌ）というタイムスロットの時
間的入れ替えが行われる。そして、これらの動作は、読
出し書込み制御回路８の制御による、選択回路４および
５による書込みアドレスデータ１０２は読出しアドレス
データ１０３の選択および、選択回路９による一時記憶
回路２および３の出力選択により行われる。In this conventional example, the time slots are replaced as follows. As shown in FIG. 4(a) and <1), addresses #l to ## of temporary storage circuits 2 and 3
14 as the data input 101, and when reading, change the read address in the order of #13, #lO1#3, #1, #5, . . . and write the data Dl3, DIO1D3, Dl, D5, -
・This results in (D+, Dz, D4
, Ds=-1DI4) (Dl3, DlO1D3,
Dl, D5, -., Dll) are temporally swapped. These operations are performed by the selection circuits 4 and 5 selecting the write address data 102 and the read address data 103 and the selection circuit 9 selecting the outputs of the temporary storage circuits 2 and 3 under the control of the read/write control circuit 8. be exposed.
この従来例における一時記憶回路２および３のメモリ監
視は、データ人力１０１にパリティ発生回路ｌにより発
生されたパリティビットを、有効情報ビットに付加し、
書込み側でマーク数の合計が奇数個か偶数個になるよう
に規則を定めて書込みを行い、読み出したデータについ
てパリティ検査回路６および７において、そのマーク数
がその通りになっているかどうかを調べることにより行
われていた。Memory monitoring of the temporary storage circuits 2 and 3 in this conventional example involves adding a parity bit generated by a parity generation circuit 1 to a data bit 101 to a valid information bit,
Writing is performed by setting a rule so that the total number of marks is an odd or even number on the writing side, and the parity check circuits 6 and 7 check whether the number of marks is as specified for the read data. This was done by
上述した従来のパリティ検査方式では、一時記憶回路に
パリティビット用として、余分に１ビツト必要であり、
一時記憶回路の容量がその分余分に必要である。また一
時記憶回路の出力がマーク数が正しい状態で固定されて
しまったときには障害が検出できない欠点があった。In the conventional parity check method described above, one extra bit is required for the parity bit in the temporary storage circuit.
An extra capacity of the temporary storage circuit is required. Furthermore, there is a drawback that failure cannot be detected when the output of the temporary storage circuit is fixed with the correct number of marks.
本発明の目的は、上記の欠点を除去することにより、パ
リティビットとして余分に１ビツトを付加することなく
検査でき、かつ一時記憶回路の出力が固定されるような
障害も検査できるタイムスロット入替装置のメモリ監視
方式を提供することにある。An object of the present invention is to provide a time slot switching device that eliminates the above-mentioned drawbacks, enables testing without adding an extra bit as a parity bit, and also allows testing for faults such as the output of the temporary storage circuit being fixed. The purpose of this invention is to provide a memory monitoring method.
本発明は、書込みおよび読出しを交互に周期的に行う２
個の一時記憶回路を含み、タイムスロットの入れ替えを
行うタイムスロット入替装置のメモリ監視方式において
、入力される主信号に対し遅延を与え監視用タイムスロ
ットを任意の位置に設ける監視用タイムスロット設定手
段と、上記一時記憶回路の動作を試験する試験信号を発
生する試験信号発生回路と、上記監視用タイムスロット
に上記試験信号を挿入した主信号を各一時記憶回路に入
力する試験信号挿入手段と、上記試験信号の書込み読出
しのための試験信号アドレスデータを発生する試験信号
アドレス発生手段と、この試験信号アドレスデータと主
信号読出しアドレスデータとを比較し、その比較結果に
より主信号読出しアドレスデータとして上記主信号読出
しアドレスデータそのまままたはこのアドレスデータに
＋１して出力する読出しアドレス選択手段と、この読出
しアドレス選択手段から出力される主信号読出しアドレ
スデータと、上記試験信号アドレスデータと、主信号書
込みアドレスデータとを選択してそれぞれ上記一時記憶
回路に入力するアドレス選択手段と、読み出された上記
試験信号の誤りをそれぞれ検出するための試験信号検査
手段とを備えたことを特徴とする。The present invention provides two methods for performing writing and reading alternately and periodically.
In a memory monitoring method of a time slot switching device that includes a temporary memory circuit and switches time slots, a monitoring time slot setting means for delaying an input main signal and setting a monitoring time slot at an arbitrary position. a test signal generating circuit that generates a test signal for testing the operation of the temporary storage circuit; and a test signal insertion means that inputs a main signal in which the test signal is inserted into the monitoring time slot to each temporary storage circuit; A test signal address generating means for generating test signal address data for writing/reading the test signal compares this test signal address data with main signal read address data, and based on the comparison result, the main signal read address data is set as the main signal read address data. A read address selection means for outputting main signal read address data as is or by adding 1 to this address data, main signal read address data output from the read address selection means, the test signal address data, and main signal write address data. The present invention is characterized by comprising: address selection means for selecting and inputting the selected signals to the temporary storage circuit, and test signal inspection means for detecting errors in the read test signals.
監視用タイムスロット設定手段により、入力される主信
号に対して遅延回路により所定の遅延を与え、この遅延
を与えたタイムスロットを監視用タイムスロットとし、
この監視用タイムスロットを一時記憶回路内の全アドレ
スにわたって順次入れ替えを行う。一方試験信号発生回
路により所定の試験信号を発生させる。そしてこの試験
信号は試験信号挿入手段により主信号の上記監視タイム
スロットに挿入され、試験信号アドレス発生手段から発
生される試験信号アドレスデータに基づいて上記一時記
憶回路に書き込まれる。すなわち主信号は、上記監視タ
イムスロットが挿入されるため、上記監視タイムスロッ
トが挿入された位置である試験信号アドレスデータより
大なるアドレスデータはそれぞれ＋１されて書き込まれ
る。The monitoring time slot setting means applies a predetermined delay to the input main signal by a delay circuit, and the time slot to which this delay is applied is set as a monitoring time slot,
The monitoring time slots are sequentially replaced over all addresses in the temporary storage circuit. On the other hand, a test signal generation circuit generates a predetermined test signal. This test signal is inserted into the monitoring time slot of the main signal by the test signal insertion means, and written into the temporary storage circuit based on the test signal address data generated by the test signal address generation means. That is, since the monitoring time slot is inserted into the main signal, address data larger than the test signal address data at the position where the monitoring time slot is inserted is incremented by 1 and written.
次にこれを読み出す場合は、アドレス選択手段により、
主信号の読出しアドレスデータと試験信号のアドレスデ
ータを比較し、主信号のアドレスデータが試験信号のア
ドレスデータ以上の場合には、＋１したものを順に読出
しアドレスデータとし、試験信号アドレスデータは一番
最後とする。When reading this next time, use the address selection means to
Compare the read address data of the main signal and the address data of the test signal, and if the address data of the main signal is greater than or equal to the address data of the test signal, the ones with +1 are read out in order, and the test signal address data is the first. Last.
かくして、始めに所定のタイムスロットが入れ替えられ
た主信号が読み出され、それに引き続いて試験信号が読
み出される。そしてこの読み出された試験信号を試験信
号照合回路により照合することで試験が行われる。Thus, first the main signal with predetermined time slots swapped is read out, followed by the test signal. A test is then performed by comparing the read test signal with a test signal matching circuit.
従って、従来のように特別にパリティピットを付加する
ことなく、監視用タイムスロットを設けることで試験が
でき、タイムスロットの入れ替えに関係なく一時記憶回
路の出力が固定されるような障害も検査することができ
る。Therefore, testing can be performed by providing a monitoring time slot without adding a special parity pit as in the past, and it can also test for failures where the output of the temporary storage circuit is fixed regardless of the replacement of time slots. be able to.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図は、本発明の一実施例を示すブロック構成図であ
る。FIG. 1 is a block diagram showing one embodiment of the present invention.
本実施例は、書込みおよび読出しを交互に周期的に行う
２個の一時記憶回路１２および１３と、入力された主信
号としてのデータ人力１０１に対し所定の遅延を与える
遅延回路２０と、この遅延回路出力とデータ人力１０１
とを組み合わせて監視用タイムスロットを任意の位置に
設定する選択回路２３と、一時記憶回路１２および１３
の動作を試験する試験信号１０６を発生する試験信号発
生回路２２と、上記監視用タイムスロットに試験信号１
０６を挿入して一時記憶回路１２および１３に入力する
ＲＡＭデータ人力１０５を出力する試験信号挿入手段と
しての選択回路２３と、試験信号１０６の書込み読出し
アドレスデータを発生する試験信号アドレス発生手段と
しての試験信号アドレスカウンタ２４と、この試験信号
アドレスデータ１０７と主信号の読出しアドレスデータ
１０３とを比較する比較回路２５と、読出しアドレスデ
ータ１０３の個々のアドレスデータを＋１する加算回路
２７と、比較回路２５の比較結果に従って主信号の読出
しアドレスとして、そのままのデータまたは加算回路２
７で＋１されたデータのいずれかを選択して順に読出し
アドレスデータ１０３′を出力する選択回路２６と、主
信号の書込みアドレスデータ１０２、読出しアドレスデ
ータ１０３′および試験信号アドレスデータ１０７のい
ずれかを選択して一時記憶回路１２および１３にそれぞ
れ入力するアドレス選択手段としての選択回路１４およ
び１５と、読み出された試験信号の誤りを検出するため
の試験信号検査手段としての試験信号照合回路１６およ
び１７と、一時記憶回路１２および１３から読み出され
たデータのいずれか一つを選択してデータ出力１０４と
して出力する選択回路１９と、読出しおよび書込みを制
御する読出し書込み制御回路１８とを含んでいる。ここ
で、遅延回路２０および選択回路２１は監視用タイムス
ロット設定手段を構成し、比較回路２５、選択回路２６
および加算回路２７は読出しアドレス選択手段を構成す
る。This embodiment includes two temporary memory circuits 12 and 13 that alternately and periodically perform writing and reading, a delay circuit 20 that provides a predetermined delay to the input data input 101 as the main signal, and Circuit output and data human power 101
a selection circuit 23 that sets a monitoring time slot at an arbitrary position by combining the above, and temporary storage circuits 12 and 13.
A test signal generation circuit 22 generates a test signal 106 for testing the operation of the
The selection circuit 23 serves as a test signal insertion means for inserting the RAM data 105 to be input into the temporary storage circuits 12 and 13 by inserting the RAM data 105 into the temporary memory circuits 12 and 13; A test signal address counter 24 , a comparison circuit 25 that compares the test signal address data 107 and the main signal read address data 103 , an adder circuit 27 that adds 1 to each address data of the read address data 103 , and a comparison circuit 25 According to the comparison result of the main signal read address, the data as is or the addition circuit 2
A selection circuit 26 selects any of the data incremented by 1 in 7 and sequentially outputs the read address data 103', and selects any of the main signal write address data 102, read address data 103' and test signal address data 107. Selection circuits 14 and 15 as address selection means for selecting and inputting them to temporary storage circuits 12 and 13, respectively; and test signal matching circuits 16 and 15 as test signal inspection means for detecting errors in read test signals. 17, a selection circuit 19 that selects one of the data read from the temporary storage circuits 12 and 13 and outputs it as a data output 104, and a read/write control circuit 18 that controls reading and writing. There is. Here, the delay circuit 20 and the selection circuit 21 constitute monitoring time slot setting means, the comparison circuit 25 and the selection circuit 26
and adder circuit 27 constitute read address selection means.
発明の特徴は、第１図において、選択回路１４．１５．
１９．２１．２３および２６と、試験信号照合回路１６
および１７と、遅延回路２０、試験信号発生回路２２と
、試験信号アドレスカウンタ２４と、比較回路２５と、
加算回路２７とを設けたことにある。A feature of the invention is that in FIG. 1, selection circuits 14, 15.
19.21.23 and 26 and test signal matching circuit 16
and 17, a delay circuit 20, a test signal generation circuit 22, a test signal address counter 24, a comparison circuit 25,
The reason is that an adder circuit 27 is provided.
次に、本実施例の動作について第２図（ａ）、（ｂ）お
よび（Ｃ）に示す説明図を参照して説明する。いま、タ
イムスロットの入れ替えは、第４図（ａ）および（ｂｌ
に示したと同じに行われるものとする。第２図（ａ）は
データ人力１０１を、第２図（ｂ）および（Ｃ）はそれ
ぞれ周期ｎおよびｒｌ＋ｌにおけるＲＡＭデータ入力１
０５、書込みアドレスデータ１０２、読出しアドレスデ
ータ１０３′およびデータ出力１０４を示す。Next, the operation of this embodiment will be explained with reference to explanatory diagrams shown in FIGS. 2(a), (b), and (C). Now, the exchange of time slots is shown in Fig. 4 (a) and (bl
shall be carried out in the same manner as shown in . FIG. 2(a) shows the data input 101, and FIG. 2(b) and (C) show the RAM data input 1 at periods n and rl+l, respectively.
05, write address data 102, read address data 103', and data output 104 are shown.
まずタイムスロット入れ替えを行うデータ入力１０１は
遅延回路２０と選択回路２１により任意の位置（この場
合にＤ６の位Ｗ）に監視用タイムスロットＡが作られる
。これは第３図中）におけるＲＡＭデータ人力１０５の
斜線部である。この後、試験信号発生回路２２、選択回
路２３により試験信号１０６として例えば「１」がこの
監視用タイムスロットＡに挿入される。この後第２図（
ｂ）に示すように対応する書込みアドレス１０２に書き
込まれる。次に読み出すときは、第２図中）に示すラン
ダムなアドレスにより読み出しを行う。ただし、周期ｎ
ではアドレス６以上の書込みは監視用タイムスロットＡ
の挿入によりｌずつ増している。このため試験信号アド
レスカウンタ２４の出力である試験信号アドレスデータ
１０７としてのアドレス６と、読出しアドレスデータ１
０３との比較を比較回路２５で行い、選択回路２６で、
アドレス６未満は読出しアドレスデータそのままとし、
６以上の場合には読出しアドレス＋１とする。これによ
り主信号としてのデータ人力１０１を読み出した後、試
験信号１０６を読み出し、試験信号照合回路１６または
１７により照合を行う。First, in the data input 101 for time slot replacement, a monitoring time slot A is created at an arbitrary position (in this case, D6 place W) by a delay circuit 20 and a selection circuit 21. This is the shaded area of the RAM data input 105 in FIG. Thereafter, the test signal generation circuit 22 and selection circuit 23 insert, for example, "1" into this monitoring time slot A as the test signal 106. After this, Figure 2 (
The data is written to the corresponding write address 102 as shown in b). When reading data next time, reading is performed using a random address shown in FIG. 2). However, the period n
Then, writing to addresses 6 and above is done in monitoring time slot A.
is increased by l due to the insertion of . Therefore, address 6 as test signal address data 107, which is the output of test signal address counter 24, and read address data 1
A comparison circuit 25 performs a comparison with 03, and a selection circuit 26 performs a comparison with
Addresses less than 6 are read address data as they are,
If the number is 6 or more, the read address is +1. After reading out the data input 101 as the main signal, the test signal 106 is read out and checked by the test signal checking circuit 16 or 17.
次の周期ｎ＋ｌでは第２図（Ｃ）に示すように、監視用
タイムスロットＡを１つずらすことにより次のアドレス
のチェックを行う。In the next cycle n+l, as shown in FIG. 2(C), the monitoring time slot A is shifted by one to check the next address.
以上の動作を繰り返すことにより、監視用タイムスロッ
トを全アドレスにわたり変化させ一時記憶回路の監視が
行われる。By repeating the above operations, the monitoring time slot is changed over all addresses and the temporary storage circuit is monitored.
以上説明したように、本発明は、監視用タイムスロット
を一時記憶回路内の全アドレスを網羅するように変化さ
せることにより、主信号のタイムスロット入れ替え動作
に影響を及ぼすことなく、一時記憶回路内の全セルの試
験が可、能となる効果がある。また同一セルに書き込む
テストパターンを変化させる（例えば「１」、「０」を
交互に書き込む、）ことにより、一時記憶回路の出力が
固定されるような障害に対しても監視が可能となる効果
がある。As explained above, the present invention changes the monitoring time slot to cover all addresses in the temporary memory circuit, thereby allowing the monitoring time slot to be changed within the temporary memory circuit without affecting the time slot switching operation of the main signal. This has the effect of making it possible to test all cells. In addition, by changing the test pattern written to the same cell (for example, writing "1" and "0" alternately), it is possible to monitor failures where the output of the temporary memory circuit is fixed. There is.
第１図は本発明の一実施例を示すブロック構成図。
第２図はその動作を示す説明図。
第３図は従来例を示すブロック構成図。
第４図はその動作を示す説明図。
■・・・パリティ発生回路、２．３．１２．１３・・・
一時記憶回路、４．５．９．１４．１５．１９．２１．
２３．２６・・・選択回路、６．７・・・パリティ検査
回路、８．１８・・・読出し書込み制御回路、１６．１
７・・・試験信号照合回路、２０・・・遅延回路、２２
・・・試験信号発生回路、２４・・・試験信号アドレス
カウンタ、２５・・・比較回路、２７・・・加算回路、
１０１・・・データ入力、１０２・・・書込みアドレス
データ、１０３．１０３′ ・・・読出しアドレスデー
タ、１０４・・・データ出力、１０５・・・ＲＡＭデー
タ入力、１０６・・・試験信号、１０７・・・試験信号
アドレスデータ。FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is an explanatory diagram showing the operation. FIG. 3 is a block diagram showing a conventional example. FIG. 4 is an explanatory diagram showing the operation. ■...Parity generation circuit, 2.3.12.13...
Temporary memory circuit, 4.5.9.14.15.19.21.
23.26... Selection circuit, 6.7... Parity check circuit, 8.18... Read/write control circuit, 16.1
7... Test signal verification circuit, 20... Delay circuit, 22
...Test signal generation circuit, 24...Test signal address counter, 25...Comparison circuit, 27...Addition circuit,
101...Data input, 102...Write address data, 103.103'...Read address data, 104...Data output, 105...RAM data input, 106...Test signal, 107. ...Test signal address data.
Claims (1)
一時記憶回路（１２、１３）を含み、タイムスロットの
入れ替えを行うタイムスロット入替装置のメモリ監視方
式において、 入力される主信号に対し遅延を与え監視用タイムスロッ
トを任意の位置に設ける監視用タイムスロット設定手段
（２０、２１）と、 上記一時記憶回路の動作を試験する試験信号を発生する
試験信号発生回路（２２）と、 上記監視用タイムスロットに上記試験信号を挿入した主
信号を各一時記憶回路に入力する試験信号挿入手段（２
３）と、 上記試験信号の書込み読出しのための試験信号アドレス
データを発生する試験信号アドレス発生手段（２４）と
、 この試験信号アドレスデータと主信号読出しアドレスデ
ータとを比較し、その比較結果により主信号読出しアド
レスデータとして上記主信号読出しアドレスデータその
まままたはこのアドレスデータに＋１して出力する読出
しアドレス選択手段（２５、２６、２７）と、 この読出しアドレス選択手段から出力される主信号読出
しアドレスデータと、上記試験信号アドレスデータと、
主信号書込みアドレスデータとを選択してそれぞれ上記
一時記憶回路に入力するアドレス選択手段（１４、１５
）と、 読み出された上記試験信号の誤りをそれぞれ検出するた
めの試験信号検査手段（１６、１７）とを含むことを特
徴とするメモリ監視方式。(1) In the memory monitoring method of a time slot switching device that includes two temporary memory circuits (12, 13) that alternately and periodically perform writing and reading, and that switches time slots, monitoring time slot setting means (20, 21) for providing a delay and setting a monitoring time slot at an arbitrary position; a test signal generating circuit (22) for generating a test signal for testing the operation of the temporary storage circuit; Test signal insertion means (2
3), a test signal address generating means (24) that generates test signal address data for writing and reading the test signal, and comparing this test signal address data and main signal read address data, and based on the comparison result. Read address selection means (25, 26, 27) which outputs the main signal read address data as it is or adds 1 to this address data as main signal read address data; and main signal read address data output from the read address selection means. and the above test signal address data,
Address selection means (14, 15) for selecting main signal write address data and inputting the selected data to the temporary storage circuit.
); and test signal inspection means (16, 17) for respectively detecting errors in the read test signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015466A JPS63182759A (en) | 1987-01-26 | 1987-01-26 | Memory monitor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015466A JPS63182759A (en) | 1987-01-26 | 1987-01-26 | Memory monitor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63182759A true JPS63182759A (en) | 1988-07-28 |
Family
ID=11889578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62015466A Pending JPS63182759A (en) | 1987-01-26 | 1987-01-26 | Memory monitor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63182759A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5628771A (en) * | 1993-05-12 | 1997-05-13 | Olympus Optical Co., Ltd. | Electromagnetic-wave thermatological device |
| JP2008022116A (en) * | 2006-07-11 | 2008-01-31 | Fujitsu Ltd | Transmission apparatus |
-
1987
- 1987-01-26 JP JP62015466A patent/JPS63182759A/en active Pending
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