JPS63180222A - Error correction coder - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ディジタル通信の伝送路誤りを訂正するた
めに、誤り訂正対象データを所定の規則に従って符号化
する誤り訂正符号化器に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an error correction encoder that encodes error correction target data according to predetermined rules in order to correct transmission path errors in digital communication. be.
［従来の技術］
ディジタル通信においてデータの冗長性が小さい場合に
は、１ビツトの誤りでも通信の障害になることがある。[Prior Art] When data redundancy is small in digital communication, even a single bit error can cause a communication failure.
この誤りを訂正するものとして、送信側に誤り訂正符号
化器を設けて送信データに、これを検査する誤り訂正デ
ータを付加して送信し、受信側に誤り訂正復号化器を設
け、この誤り訂正データを用いて送信データの伝送路誤
りを訂正する方法がある。To correct this error, an error correction encoder is installed on the transmitting side to add error correction data to the transmitted data to check it, and an error correction decoder is installed on the receiving side to correct the error. There is a method of correcting transmission path errors in transmitted data using correction data.
上述した伝送路誤りとしては、データのところどころの
ビットにランダムに誤りを生じるランダム誤りと、デー
タの一部分が数ビツト連続して誤りとなるバースト誤り
とがあるが、実際の伝送路においては、後者のバースト
誤りがより多く発生すると考えられている。The above-mentioned transmission path errors include random errors, in which bits of data are randomly erroneous, and burst errors, in which several bits in a part of the data are erroneous in succession.In actual transmission paths, the latter error occurs. It is thought that burst errors will occur more frequently.
第５図は従来の誤り訂正符号化器の構成を示すブロック
図、第６図はその動作を説明するためのデータフォーマ
ットである。これら各図において、誤り訂正対象データ
（５）がバースト誤り訂正符号化部（３）に入力される
と、ここで誤り訂正のためのバースト誤り訂正データ（
１１）が付加されて送信対象デー（８）として出力され
る。この送信対象データ（８）は送信部（４）によって
変調され、伝送路送信データ（９）となる。FIG. 5 is a block diagram showing the configuration of a conventional error correction encoder, and FIG. 6 is a data format for explaining its operation. In each of these figures, when the error correction target data (5) is input to the burst error correction encoding unit (3), the burst error correction data (
11) is added and output as transmission target data (8). This data to be transmitted (8) is modulated by a transmitter (4) and becomes transmission path transmission data (9).
［発明が解決しようとする問題点］
上述したバースト誤り訂正符号化部（３）は、例えば、
シフトレジスタまたはＤ型フリップフロップ（以下ＯＦ
Ｆと言う）、排他的論理和回路（以下Ｅｘ−ＯＲと言う
）およびスイッチ等で構成され、このうちＯＦＦの個数
によって誤りが連続するビット数に限度があり、この数
を超えて誤りが連続すると、その誤り訂正ができなくな
ると言う問題点があった。[Problems to be Solved by the Invention] The above-described burst error correction encoding unit (3), for example,
Shift register or D-type flip-flop (hereinafter referred to as OF
It consists of an exclusive OR circuit (hereinafter referred to as Ex-OR), a switch, etc., and there is a limit to the number of bits that have consecutive errors depending on the number of OFF bits, and if the number of bits that exceed this number are consecutive errors. Then, there was a problem that the error could not be corrected.
この発明は上記の問題点を解決するためになされたもの
で、レジストまたはＯＦＦの個数が少なくとも、ビット
数の多いバースト誤りを容易に訂正することのできる、
訂正能力の高い誤り訂正符号化器の提供を目的とする。This invention has been made to solve the above problems, and it is possible to easily correct burst errors with a large number of bits by at least the number of resists or OFFs.
The purpose of this invention is to provide an error correction encoder with high correction ability.
［問題点を解決するための手段］
この発明に係る誤り訂正符号化器は、誤り釘止対象デー
タに対してランダム誤りの訂正符号化を行う第１の誤り
訂正符号化部と、この第１の誤り訂正符号化部の出力デ
ータのデータ列を並べ変えるインタリーバと、このイン
タリーバの出力データに対してバースト誤りの訂正符号
化を行う第２の誤り訂正符号化部とを備えたものである
。[Means for Solving the Problems] An error correction encoder according to the present invention includes a first error correction encoder that performs random error correction encoding on error pinning target data; The second error correction coding unit includes an interleaver that rearranges the data string of the output data of the error correction coding unit, and a second error correction coding unit that performs burst error correction coding on the output data of the interleaver.
［作用］
この発明においては、第１の誤り訂正符号化部でランダ
ム誤りの訂正符号化を行うことによって誤り訂正対象デ
ータにランダム誤り訂正データを付加したデータを作り
、次いで、このデータをインタリーバによってデータ列
を並べ変え、さらに、並べ変えたデータに対して第２の
誤り訂正符号化部がバースト誤りの訂正符号化を行って
バースト誤り訂正データを付加する。このようにすれば
、誤り訂正対象データにビット数の多いバースト誤りが
生じてもデータの並べ変えによって、復号化の段階でビ
ット数の少ないバースト誤りを訂正すればよく、これに
よって誤り訂正能力を格段に向上させることができる。[Operation] In the present invention, the first error correction coding unit performs random error correction coding to create data in which random error correction data is added to the error correction target data, and then this data is processed by the interleaver. The data string is rearranged, and the second error correction encoding unit performs burst error correction encoding on the rearranged data and adds burst error correction data. In this way, even if a burst error with a large number of bits occurs in the error correction target data, the burst error with a small number of bits can be corrected at the decoding stage by rearranging the data, thereby improving the error correction ability. It can be improved significantly.
［実施例］
第１図はこの発明の一実施例の構成を示すブロック図で
あり、従来装置を示す第５図と同一の符号を付したもの
はそれぞれ同一の要素を示している。そしてバースト誤
り訂正符号化部（３）の前段に、誤り訂正対象データ（
５）を入力してランダム誤り符号化を行うランダム誤り
訂正符号化部（１）と、このランダム誤り訂正符号化部
（１）から出力される符号化データ（８）を３相のデー
タ列に並べ変えて、符号化データ（７）をバースト誤り
訂正符号化部（３）に入力する３相インタリーバ（２）
とを設けた点が第５図と異なっている。[Embodiment] FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and the same reference numerals as in FIG. 5 showing the conventional device indicate the same elements. The error correction target data (
5) is input and performs random error encoding, and the encoded data (8) output from this random error correction encoding unit (1) is converted into a three-phase data string. A three-phase interleaver (2) that rearranges the encoded data (7) and inputs it to the burst error correction encoder (3).
It differs from Fig. 5 in that it is provided with .
上記のように構成された誤り訂正符号化器の動作を第２
図（ａ）、（ｂ）に示したデータフォーマットをも参照
して説明する。The operation of the error correction encoder configured as described above is
The description will be made with reference to the data formats shown in FIGS. (a) and (b).
先ず、ランダム誤り訂正符号化部（１）は、誤り訂正対
象データ（５）に対してランダム誤り訂正符号化を行っ
て、第２図（ａ）に示すように、ランダム誤り訂正デー
タ（１０）を付加した符号化データ（７）を作り、３相
インタリーバ（２）に加える。３相インタリーバ（２）
は一定の間隔で３分割すると共に、得られたデータを先
頭から順次サンプリングすることにより符号化データ（
７）を作り、バースト誤り訂正符号化部（３）に入力す
る。このバースト誤り訂正符号化部（３）は符号化デー
タ（７）に対してバースト誤り訂正符号化を行って、第
２図（ｂ）に示すように、バースト誤り訂正データ（１
１）を付加して送信対象データ（８）を送信部（４）に
加える。送信部（４）では前述したように、入力データ
を変調して伝送路送信データ（８）を出力する。First, the random error correction encoding unit (1) performs random error correction encoding on the error correction target data (5) to generate random error correction data (10) as shown in FIG. 2(a). The encoded data (7) with added is created and added to the three-phase interleaver (2). 3-phase interleaver (2)
The encoded data (
7) and input it to the burst error correction encoder (3). The burst error correction encoding unit (3) performs burst error correction encoding on the encoded data (7) to generate burst error correction data (1) as shown in FIG. 2(b).
1) and adds the data to be transmitted (8) to the transmitter (4). As described above, the transmitter (4) modulates the input data and outputs the transmission line transmission data (8).
第４図はランダム誤り訂正符号化部（１）の詳細な構成
を示すもので、並列配置されたｌ：１ＦＦ（１１）〜（
１７）のうち、０ＦＦ（１１）、（１２）、（１３）
、（１４）の間にＥｘ−ＯＲ（２１）、（２２）、（２
３）が、０ＦＦ（１５）、（１Ｂ）の間にＥｘ−ＯＲ（
２４）が、０ＦＦ（１７）の出力回路にＥｘ−ＯＲ（２
５）がそれぞれ挿入されており、さらに、Ｅｘ−ＯＲ（
２５）の出力端がスイッチＳ２を介して０ＦＦ（１１）
の入力端とＥｘ−ＯＲ（２１）〜（２４）の残り入力端
とにそれぞれ接続され、切換スイッチＳ１の一方の切換
端子ａがＥｘ−ＯＲ（２５）の出力端に、他方の切換端
子すがＥＸ−ＯＲ（２５）の残りの入力端にそれぞれ接
続されており、切換スイッチＳｌの他方の切換端子に入
力データを加え、切換スイッチＳ１の共通端子Ｃからデ
ータを取出すようになっており、これらが次式の割算回
路を形成している。Figure 4 shows the detailed configuration of the random error correction encoder (1), in which l:1FFs (11) to (1) are arranged in parallel.
17), 0FF (11), (12), (13)
, (14), Ex-OR (21), (22), (2
3) is Ex-OR (
24) is connected to the output circuit of 0FF (17) by Ex-OR (2
5) are inserted respectively, and in addition, Ex-OR(
The output terminal of 25) is set to 0FF (11) via switch S2.
and the remaining input terminals of Ex-OR (21) to (24), respectively, one switching terminal a of the changeover switch S1 is connected to the output end of Ex-OR (25), and the other switching terminal a is connected to the output end of Ex-OR (25). are respectively connected to the remaining input terminals of EX-OR (25), input data is added to the other switching terminal of the changeover switch Sl, and data is taken out from the common terminal C of the changeover switch S1. These form a division circuit of the following formula.
Ｇ（ｘ） ＝Ｘ７＋Ｘ５＋Ｘ３＋Ｘ２＋Ｘ＋１ ・・・
（１）この第３図において、誤り訂正対象データ（７）
の入力中に、切換スイッチＳ１が端子ａ側に接続される
と共に、スイッチＳ２が閉成されることにより、誤り訂
正対象データ（５）がそのまま出力される。この誤り訂
正対象データ（５）の入力が終了した段階で切換スイッ
チＳ１を端子す側に接続すると共に、スイッチＳ２を開
放すると（１）式の生成多項式〇 （りの演算結果がラ
ンダム誤り訂正データとして出力される。G(x) =X7+X5+X3+X2+X+1...
(1) In this Figure 3, error correction target data (7)
During input, the changeover switch S1 is connected to the terminal a side, and the switch S2 is closed, so that the error correction target data (5) is output as is. When the input of the error correction target data (5) is completed, the changeover switch S1 is connected to the terminal side, and the switch S2 is opened. is output as
次に、第４図は３相インタリーバ（２）の詳細な構成例
であり、符号化データ（６）を記憶させるためにメモリ
＃ｌ、＃２．＃３を有する記憶部（３１）と、その書込
みアドレスを指定する書込みカウンタ（以下ＷＲカウン
タと言う） （３２）と、その書込みアドレスを指定す
る読出しカウンタ（以下ＲＤカウンタと言う） （３３
）と、これらを制御するメモリ制御部（３４）とを備え
ている。この３相インタリーバ（２）は上述したように
入力データの並び方をある規則に従って変換するもので
あり、その方法としては、データ書込み側およびデータ
読出し側のどちらでも可能であるが、読出し側で操作す
る場合の具体的な動作を以下に説明する。Next, FIG. 4 shows a detailed configuration example of the three-phase interleaver (2), in which memories #l, #2... are used to store encoded data (6). #3, a write counter (hereinafter referred to as WR counter) (32) that specifies the write address thereof, and a read counter (hereinafter referred to as RD counter) (33) that specifies the write address.
) and a memory control unit (34) that controls these. As mentioned above, this three-phase interleaver (2) converts the arrangement of input data according to a certain rule, and this can be done on either the data writing side or the data reading side, but it can be operated on the reading side. The specific operation in this case will be explained below.
先ず、書込み側では、最初からｎ番目までに入力される
データ１〜データｎをメモリ＃１のアドレス１〜アドレ
スｎに書込み、続いて、ｎ＋１番目から２ｎ番目までに
入力されるデータ（ｎ＋１）÷１〜データ（２ｎ）をメ
モリ＃２のアドレス１〜アドレスｎに書込み、さらに、
（２ｎ＋１）番目から（３ｎ）番目までに入力されるデ
ータ（２ｎ＋１）〜データ（３ｎ）をメモリ＃３のアド
レス１〜アドレスｎに書込む。First, on the writing side, data 1 to data n inputted from the beginning to the nth are written to addresses 1 to address n of memory #1, and then data inputted from the n+1st to the 2nth (n+1) is written. Write ÷1~data (2n) to address 1~address n of memory #2, and further,
Data (2n+1) to data (3n) input from the (2n+1)th to (3n)th are written to addresses 1 to n of memory #3.
次に、読出し側では、メモリ＃ｌのアドレスｌ、メモリ
＃２のアドレス１、メモリ＃３のアドレス１の順にデー
タを読出し、続いて、メモリ＃１のアドレス２、メモリ
＃２のアドレス２、メモリ＃３のアドレス２の順にデー
タを読出し、さらに、メモリ＃ｌのアドレス３、メモリ
＃２のアドレス３、メモリ＃３のアドレス３に順にデー
タを読出すようにする
このように、書込み側と、読出し側とでメモリをアクセ
スする手順を変えることにより、容易にデータを並べ変
えることができる。なお、メモリ制御部（３４）は記憶
部（３１）のデータ有無を調べたり、％ｉｌＲカウンタ
（３２）、ＲＤカウンタ（３３）のリセットおよび制御
等を行う。Next, on the reading side, data is read in the order of address 1 of memory #1, address 1 of memory #2, address 1 of memory #3, and then address 2 of memory #1, address 2 of memory #2, etc. In this way, data is read in the order of address 2 of memory #3, and then data is read out in order of address 3 of memory #l, address 3 of memory #2, and address 3 of memory #3. By changing the procedure for accessing the memory on the reading side and the reading side, data can be easily rearranged. The memory control unit (34) checks the presence or absence of data in the storage unit (31), resets and controls the %ilR counter (32) and the RD counter (33), and the like.
一方、バースト誤り訂正符号化部（３）は上記ランダム
誤り訂正符号化部（１）とほぼ同じ構成で、生成多項式
Ｇ （りが異なるのみであることから、これに対する詳
細な構成説明を省略する。On the other hand, the burst error correction encoding unit (3) has almost the same configuration as the random error correction encoding unit (1), and the only difference is in the generator polynomial G, so a detailed configuration explanation thereof will be omitted. .
以上、好適な実施例について説明したが、本発明はこの
実施例に限定されるものではなく、例えば、３相インタ
リーバの代わりに、４相あるいは５相などの複数相イン
タリーバを用いても、さらには、ランダム誤り訂正符号
化部（３）の機能をマイクロコンピュータに持たせて上
述したと同様な動作を行わせてもよい。Although the preferred embodiment has been described above, the present invention is not limited to this embodiment. Alternatively, a microcomputer may be provided with the function of the random error correction encoding unit (3) to perform the same operation as described above.
［発明の効果］
以上のように、この発明によれば、ランダム誤り訂正符
号化、インタリーブ化およびバースト誤り訂正符号化を
順次に実行するように構成したので、従来装置では対処
できなかったビット数の多いバースト誤りが生じた場合
でも、インタリーブの逆動作であるデインタリーブ化の
後、ランダム誤り訂正の符号化により誤り訂正が可能と
なり、これによって訂正能力を格段に向上させることが
できる。[Effects of the Invention] As described above, according to the present invention, since random error correction encoding, interleaving, and burst error correction encoding are sequentially executed, the number of bits that could not be handled by conventional devices can be reduced. Even when a large number of burst errors occur, error correction can be performed by random error correction encoding after deinterleaving, which is the reverse operation of interleaving, and thereby the correction ability can be significantly improved.
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例の動作を説明するためのデータフォー
マット、第３図および第４図はそれぞれ同実施例の主要
素の詳細な構成を示すブロック図、第５図は従来の誤り
訂正符号化器の構成を示すブロック図、第６図はこの誤
り訂正符号化器の動作を説明するためのデータフォーマ
ットである。
図において、
（１）はランダム誤り訂正符号化部、
（２）は３相インタリーバ、
（３）はバースト誤り訂正符号化部。
なお、各図中、同一符号は同−又は相当部分を示す。
代 理 人 大 岩 増 雄手続補正書
（自発）
昭和 年 月 日
２、発明の名称
誤り訂正符号化器
３、補正をする者
代表者志岐守°哉
４、代理人
住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内
明細書の発明の詳細な説明の欄。
６、補正の内容
（１）明細書第３頁第２行の「送信対象デー（８）」と
いう記載を「送信対象データ（８）」と補正する。
（２）明細書第３頁第７行〜第８行の「シフトレジスタ
またはＤ型フリップフロップ」という記載を「Ｄ型フリ
ップフロップ」と補正する。
（３）明細書第３頁第９行〜第１２行の「構成され、・
・・連続すると、」という記載を次のように補正する。
「構成され、バースト誤り訂正符号の誤り訂正能力を超
えるビット誤りが連続すると、」（４）明細書第３頁第
１５行〜第１６行の「もので、・・・ビット数」という
記載を「もので、ビット数」と補正する。
（５）明細書第４頁第１８行〜第１９行の「段階でビッ
ト数・−すればよく、」という記載を次のように補正す
る。
ｒ段階でバースト誤りをランダム誤りに変換するので、
」
（６）明細書第７頁第８行の「端子ａ側」という記載を
「端子す側」と補正する。
（７）明細書第７頁第１２行の「端子す側」という記載
を「端子ａ側」と補正する。
（８）明細書第８頁第１２行の「データ（ｎ＋１）＋１
〜」という記載を「データ（ｎ＋１）〜」と補正する。
（９）明細書第１Ｏ頁第９行の「誤り訂正の符号化」と
いう記載を「誤り訂正の復号化」と補正する。
以上FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
Fig. 2 is a data format for explaining the operation of the embodiment, Figs. 3 and 4 are block diagrams showing the detailed configuration of the main elements of the embodiment, and Fig. 5 is a conventional error correction code. FIG. 6, a block diagram showing the configuration of the encoder, is a data format for explaining the operation of this error correction encoder. In the figure, (1) is a random error correction encoder, (2) is a three-phase interleaver, and (3) is a burst error correction encoder. In each figure, the same reference numerals indicate the same or corresponding parts. Agent Masuo Oiwa Procedural amendment (voluntary) 1925, Month, Day 2, Name of the invention: Error correction encoder 3, Representative of the person making the amendment: Moriya Shiki 4, Agent address: Marunouchi, Chiyoda-ku, Tokyo 2-2-3 Mitsubishi Electric Co., Ltd. Detailed description of the invention in the specification. 6. Contents of amendment (1) The description "Data to be transmitted (8)" in the second line of page 3 of the specification is corrected to "Data to be transmitted (8)". (2) The description "shift register or D-type flip-flop" in lines 7 to 8 of page 3 of the specification is corrected to "D-type flip-flop." (3) "Constituted of...
The statement "...continuously" should be amended as follows. (4) The statement ``The number of bits...'' on page 3, lines 15 to 16 of the specification. Correct it by saying ``the number of bits''. (5) The statement "The number of bits may be changed in stages" in lines 18 to 19 of page 4 of the specification is corrected as follows. Since burst errors are converted to random errors at stage r,
(6) The description "terminal a side" on page 7, line 8 of the specification is amended to read "terminal side". (7) The description "terminal side" on page 7, line 12 of the specification is corrected to "terminal a side." (8) “Data (n+1)+1” on page 8, line 12 of the specification
The description “~” is corrected to “data (n+1)~”. (9) The description "error correction encoding" on page 10, line 9 of the specification is corrected to "error correction decoding."that's all
Claims (1)
正対象データを所定の規則に従って符号化する誤り訂正
符号化器において、前記誤り訂正対象データに対してラ
ンダム誤りの訂正符号化を行う第１の誤り訂正符号化部
と、この第１の誤り訂正符号化部の出力データのデータ
列を並べ変えるインタリーバと、このインタリーバの出
力データに対してバースト誤りの訂正符号化を行う第２
の誤り訂正符号化部とを備えたことを特徴とする誤り訂
正符号化器。In order to correct transmission path errors in digital communication, in an error correction encoder that encodes error correction target data according to predetermined rules, a first encoder that performs random error correction encoding on the error correction target data is used. an error correction coding section; an interleaver for rearranging the data string of the output data of the first error correction coding section; and a second interleaver that performs burst error correction coding on the output data of the interleaver.
An error correction encoder comprising: an error correction encoder section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168787A JPS63180222A (en) | 1987-01-21 | 1987-01-21 | Error correction coder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168787A JPS63180222A (en) | 1987-01-21 | 1987-01-21 | Error correction coder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63180222A true JPS63180222A (en) | 1988-07-25 |
Family
ID=11784932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168787A Pending JPS63180222A (en) | 1987-01-21 | 1987-01-21 | Error correction coder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63180222A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38483E1 (en) | 1992-03-26 | 2004-03-30 | Matsushita Electric Industrial Co., Ltd. | Communication system |
| US6724976B2 (en) | 1992-03-26 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Communication system |
| US6728467B2 (en) | 1992-03-26 | 2004-04-27 | Matsushita Electric Industrial Co., Ltd. | Communication system |
-
1987
- 1987-01-21 JP JP1168787A patent/JPS63180222A/en active Pending
Cited By (4)
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| USRE38483E1 (en) | 1992-03-26 | 2004-03-30 | Matsushita Electric Industrial Co., Ltd. | Communication system |
| US6724976B2 (en) | 1992-03-26 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Communication system |
| US6728467B2 (en) | 1992-03-26 | 2004-04-27 | Matsushita Electric Industrial Co., Ltd. | Communication system |
| USRE39111E1 (en) | 1992-03-26 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Communication system |
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