JPS63174146A - Storage device - Google Patents

Storage device

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Publication number
JPS63174146A
JPS63174146A JP62006426A JP642687A JPS63174146A JP S63174146 A JPS63174146 A JP S63174146A JP 62006426 A JP62006426 A JP 62006426A JP 642687 A JP642687 A JP 642687A JP S63174146 A JPS63174146 A JP S63174146A
Authority
JP
Japan
Prior art keywords
data
word
section
entry
ram
Prior art date
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Pending
Application number
JP62006426A
Other languages
Japanese (ja)
Inventor
Naoyoshi Nakano
中野 直佳
Toyohiko Yoshida
豊彦 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP62006426A priority Critical patent/JPS63174146A/en
Publication of JPS63174146A publication Critical patent/JPS63174146A/en
Pending legal-status Critical Current

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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

PURPOSE:To suppress the increase in the capacity of a first storing part and to increase the capacity of a second storing part by providing a third storing part in first and second storage devices and dividing an entry word to one for the first storing part and one for the second storing part to execute a retrieval. CONSTITUTION:A data part excluding the LSB of retrieving entry data is delivered to an associated memory part 1 from the data bus 5a, and a retrieved result is stored in a latch 3. The retrieved result of the latch 3 is examined in a mismatch detecting part 4, when coinciding entered data is not present, a mismatch signal S1 is outputted. When the data is present, both the data of the high order and the low order parts 2a, 2b of a RAM 2 and high order and low order effective bits 2c, 2d are inputted to a selector 7 and the detecting part 4. The selector 7 examines the LSB of the retrieving entry data and the bits 2c, 2d when the LSB is '0' and the bit 2d is effective, it outputs a data word fed from a RAM 2b. When the LSB is '1' and the bit 2c is effective, the data word fed from a RAM 2a is outputted from the selector 7.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は連想メモリ部とランダム・アクセス・メモリ
(random access memory)部(以
下rRAM部」という。)によって構成される例えばバ
ッファ記憶装置等の記憶装置に関する。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a buffer storage device, etc., which is composed of an associative memory section and a random access memory section (hereinafter referred to as "rRAM section"). Regarding storage devices.

〔従来の技術〕[Conventional technology]

第2図は従来の連想メモリ部とRAM部を備えたバッフ
ァ記憶装置の一部を示すブロック図である。図において
、1はエントリワードを登録する連想メモリ部、2はデ
ータワードを登録するRAM部、3は連想メモリ部1の
検索結果を格納するラッチ、4は検索結果より一致、不
一致を判定し、不一致の場合不一致信号を出力する不一
致検出部、5はエントリワードを連想メモリ部2に送る
データバス、6はデータワードをRAM部2と送受信す
るデータバス、Slは不一致信号である。このバッファ
記憶装置は、連想メモリ部1におけるエントリワードに
対応したデータワードがRAM部2に格納されている。
FIG. 2 is a block diagram showing part of a conventional buffer storage device including an associative memory section and a RAM section. In the figure, 1 is an associative memory unit for registering entry words, 2 is a RAM unit for registering data words, 3 is a latch for storing the search results of the associative memory unit 1, and 4 is for determining match or mismatch from the search results. A mismatch detection section outputs a mismatch signal in case of mismatch; 5 is a data bus for sending entry words to the content addressable memory section 2; 6 is a data bus for transmitting and receiving data words to and from the RAM section 2; and Sl is a mismatch signal. In this buffer storage device, data words corresponding to entry words in an associative memory section 1 are stored in a RAM section 2.

このような構成において、このバッファ記憶装置はエン
トリワード及びそのエントリワードに対応したデータワ
ードの登録動作と、エントリワードを用いてそのエント
リワードが登録されているかどうかを検索し登録されて
いる場合、当該エントリワードに対応するデータワード
を出力する検索動作とを行う。
In such a configuration, this buffer storage device registers an entry word and a data word corresponding to the entry word, and uses the entry word to search whether or not the entry word is registered. A search operation is performed to output a data word corresponding to the entry word.

登録動作は、登録用エントリワードと登録用データワー
ドがそれぞれデータバス5.6を介して連想メモリ部1
とRAM部2に入力され、それぞれ対応した位置に書き
込まれる。
In the registration operation, a registration entry word and a registration data word are sent to the associative memory unit 1 via the data bus 5.6.
are input to the RAM section 2 and written to the corresponding locations.

検索動作は、まず検索用エントリワードがデータバス5
を介して連想メモリ部1に入力され、その検索用エント
リワードと一致したエントリワードが既に連想メモリ部
1内に登録されているかどうかが検索される。
In the search operation, first, the search entry word is connected to data bus 5.
is input into the associative memory unit 1 via the associative memory unit 1, and a search is made to see if an entry word that matches the search entry word has already been registered in the associative memory unit 1.

そして、連想メモリ部1内に検索用エントリワードと一
致した既登録済エントリワードが存在すれば、一致した
既登録済エントリワードの存在と存在位置を示す情報が
検索結果ラッチ3内に送られ保持される。
If there is a registered entry word that matches the search entry word in the associative memory unit 1, information indicating the existence and location of the matched registered entry word is sent to the search result latch 3 and held there. be done.

その結果、ラッチ3に保持された位置に対応したRAM
部2内のデータワードがデータバス6を介して読み出さ
れる。また一致した既登録済エントリワードが存在しな
ければラッチ3内には一致を示す情報が存在しないので
、不一致検出部4で一致を示す情報が存在しないことを
判定して不一致信号S1を出力する。
As a result, the RAM corresponding to the position held by latch 3
The data words in section 2 are read out via data bus 6. Furthermore, if there is no matched registered entry word, there is no information indicating a match in the latch 3, so the mismatch detection section 4 determines that there is no information indicating a match and outputs a mismatch signal S1. .

(発明が解決しようとする問題点) 以上説明したように、従来の連想メモリ部1とRAM部
2を持つバッファ記憶装置では、登録可能なデータワー
ド数を増やそうとすると、連想メモリ部1に登録される
エントリワードとRAM部2に書き込まれるデータワー
ドとは1組として保持されるため、RAM部2の容量と
連想メモリ部1の容量を共に比例して増加しなければな
らず、連想メモリ部1の容量までも増加してしまうとい
う問題点があった。
(Problems to be Solved by the Invention) As explained above, in a conventional buffer storage device having an associative memory section 1 and a RAM section 2, when trying to increase the number of data words that can be registered, Since the entry word to be written and the data word to be written to the RAM section 2 are held as one set, both the capacity of the RAM section 2 and the capacity of the content addressable memory section 1 must be increased proportionally. There was a problem in that the capacity even increased to 1.

この発明は、上記のような問題点を解決するためになさ
れたもので、例えば連想メモリ部とRAM部からなるバ
ッファ記憶装置のような第1の記憶部と第2の記憶部か
らなる記憶装置において、第1の記憶部の容量の増加を
抑えて、第2の記憶部の容量の増加を可能とする記憶装
置を提供することを目的とする。
The present invention was made in order to solve the above-mentioned problems, and for example, a storage device consisting of a first storage section and a second storage section, such as a buffer storage device consisting of an associative memory section and a RAM section. An object of the present invention is to provide a storage device that can increase the capacity of a second storage unit while suppressing an increase in the capacity of a first storage unit.

〔問題点を解決するための手段〕[Means for solving problems]

この発明にかかる記憶装置は、第1のデータを複数記憶
する第1の記憶部と、前記第1のデータと一対一に対応
する第2のデータ群を複数記憶する第2の記憶部と、前
記第2のデータ群の各データの有効・無効を示す第3の
データ群を記憶する第3の記憶部とを備え、データ検索
のためのエントリワードは前記第1の記憶部における前
記第1のデータのいずれかを指定する第1のワードと前
記第2のデータ群におけるいずれかのデータを指定する
第2のワードから構成され、前記第1のワードが前記第
1のデータのいずれかと一致し、かつ前記第2のワード
により指定された前記第2のデータ群におけるデータが
前記第3の記憶部における前記第3のデータ群より有効
と判断された場合、館記エントリワードにより特定され
るデータを前記第2の記憶部から取り出すようにしてい
る。
A storage device according to the present invention includes: a first storage unit that stores a plurality of first data; a second storage unit that stores a plurality of second data groups that correspond one-to-one with the first data; a third storage section storing a third data group indicating validity/invalidity of each data of the second data group, and an entry word for data search is stored in the first storage section in the first storage section. a first word that specifies any of the data in the second data group, and a second word that specifies any of the data in the second data group, and the first word is the same as any of the first data. and the data in the second data group specified by the second word is determined to be more valid than the third data group in the third storage unit, specified by the library entry word. Data is retrieved from the second storage section.

〔作用〕[Effect]

この発明において、エントリワードが第1の記憶部にお
ける第1のデータのいずれかを指定する第1のワードと
、第2のデータ群におけるいずれかのデータを指定する
第2のワードから構成されているため、第1の記憶部に
おいて第1のワードとの照合より対応する第2のデータ
群を得て、第1のデータに対応する第2のデータ群にお
いて第2のワードで指定されたデータを識別し、当該デ
ータの有効・無効を第3の記憶部において判定すること
ができる。
In this invention, the entry word is composed of a first word that specifies any of the first data in the first storage section and a second word that specifies any of the data in the second data group. Therefore, in the first storage unit, a corresponding second data group is obtained by matching with the first word, and the data specified by the second word is obtained in the second data group corresponding to the first data. It is possible to identify the data and determine whether the data is valid or invalid in the third storage unit.

〔実施例〕 第1図はこの発明の一実施例である連想メモリ部とRA
M部を持つバッファ記憶装置を示すブロック図である。
[Embodiment] FIG. 1 shows an associative memory unit and RA which are an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a buffer storage device having M units.

図において1はエントリワードの最下位1ビツト(以下
rLSBJと言う。)を除くワードと照合及び登録を行
う連想メモリ部、2はRAM部で、RAM部2は上位R
AM部2a1下位RAM部2b、上位有効ビット部2C
,下位有効ビット部2dにより構成されている。上位R
AM部2a、下位RAM部2bは各々データワードを登
録しており、上位有効ビット部2G、下位有効ビット部
2dは各々上位RAM部2a、下位RAM部2bの有効
・無効を示している。3は連想メモリ部の検索結果を格
納するラッチ、4は連想メモリ部1及び上位、下位有効
ビット部2c。
In the figure, 1 is an associative memory unit that performs matching and registration with words excluding the least significant 1 bit (hereinafter referred to as rLSBJ) of the entry word, 2 is a RAM unit, and RAM unit 2 is the upper RSBJ.
AM section 2a1 lower RAM section 2b, upper valid bit section 2C
, a lower effective bit section 2d. Top R
The AM section 2a and the lower RAM section 2b each register a data word, and the upper valid bit section 2G and the lower valid bit section 2d indicate whether the upper RAM section 2a and the lower RAM section 2b are valid or invalid, respectively. 3 is a latch for storing the search result of the content addressable memory section; 4 is the content addressable memory section 1 and upper and lower valid bit sections 2c;

2dにより一致、不一致を判定し、不一致の場合不一致
信号S1を出力する不一致検出部、5aはエントリワー
ドのLSBを除くワードを連想メモリ部1を送るデータ
バス、5bはエントリワードのLSBを不一致検出部4
及びセレクタ7へ送るデータバス、6aはデータワード
をセレクタ7と送受信するデータバス、6bはデータワ
ードをセレクタ7と上位RAM部5部間8間受信するデ
ータバス、6Cはデータワードをセレクタ7と下位RA
M部5b間で送受信するデータバス、7はデータワード
の送受信において上位RAM部5aまたは下位RAM部
5bを選択するセレクタである。
2d determines whether there is a match or mismatch, and if there is a mismatch, a mismatch detection unit outputs a mismatch signal S1; 5a is a data bus that sends words excluding the LSB of the entry word to the associative memory unit 1; 5b is a mismatch detection unit that detects the LSB of the entry word. Part 4
6a is a data bus for transmitting and receiving data words to and from the selector 7, 6b is a data bus for receiving data words between the selector 7 and the upper RAM section 5, and 6C is a data bus for transmitting data words to and from the selector 7. Lower RA
A data bus 7 is used for transmitting and receiving between the M sections 5b, and a selector 7 selects the upper RAM section 5a or the lower RAM section 5b in transmitting and receiving data words.

このような構成において、このバッファ記憶装置はエン
トリワード及びそのエントリワードに対応したデータワ
ードの登録動作と、エントリワードを用いてそのエント
リワードに対応したデータワードが登録されているかど
うかを検索し登録されている場合そのエントリワードに
対応するデータワードを出力する検索動作とを行う。
In such a configuration, this buffer storage device registers an entry word and a data word corresponding to the entry word, and uses the entry word to search and register whether or not a data word corresponding to the entry word has been registered. If the entry word is found, a search operation is performed to output the data word corresponding to that entry word.

登録動作は、登録用エントリワードと登録用データワー
ドが供給され、登録用エントリワードのLSBを除いた
データがデータバス5aを介して連想メモリ部1に登録
され、セレクタ6には登録用データワードと登録用エン
トリワードのしSBが入力され、このLSBが“O”の
時は登録用データワードを当該エントリワードと対応し
た位置における下位RAM部2bのワード位置に、下位
有効ビット2dを有効(″1″)として同時に書き込み
、またこのLSBが111 Nのときは登録用データワ
ードを当該エントリワードと対応した位置における上位
RAM部2aワード位置に、上位有効ビット2Cを有効
(“1″)として同時に書き込む。この場合、エントリ
ワードの登録される位置はエントリワードの内容により
一義的に決定されるものとする。また、上位RAM部2
aおよび下位RAM部2bのうちの一方のワード位置に
データワードを書き込むとともに、対応する有効ビット
2C又は2dを書き込むとき、既にもう一方のワード位
置にデータワードが書き込まれているときは、そのデー
タワード及びそのデータワードに対応した有効ビット2
C又は2dの内容は変化しないものとする。
In the registration operation, a registration entry word and a registration data word are supplied, the data excluding the LSB of the registration entry word is registered in the associative memory section 1 via the data bus 5a, and the selector 6 receives the registration data word. and the SB of the entry word for registration are input, and when this LSB is "O", the data word for registration is placed in the word position of the lower RAM section 2b at the position corresponding to the entry word, and the lower valid bit 2d is enabled ( "1"), and when this LSB is 111N, the registration data word is written to the upper RAM section 2a word position corresponding to the entry word, with the upper valid bit 2C set to valid ("1"). Write at the same time. In this case, the position where the entry word is registered is uniquely determined by the contents of the entry word. In addition, the upper RAM section 2
When writing a data word to one word position of a and lower RAM section 2b and writing the corresponding valid bit 2C or 2d, if a data word has already been written to the other word position, that data valid bit 2 corresponding to the word and its data word
It is assumed that the contents of C or 2d do not change.

検索動作は、まず検索用エントリデータが供給され、検
索用エントリデータのLSBを除いたデータ部分がデー
タバス5aを介して連想メモリ部1に渡され、連想メモ
リ部1においてその検索をし、その検索結果がラッチ3
に格納される。ラッチ3に格納された検索結果を不一致
検出部4で調べ、一致した既エントリデータが存在しな
ければ不一致信号を出力する。
In the search operation, search entry data is first supplied, the data part of the search entry data excluding the LSB is passed to the associative memory section 1 via the data bus 5a, the associative memory section 1 searches for it, and then Search result is latch 3
is stored in The search result stored in the latch 3 is checked by a mismatch detection section 4, and if there is no matching existing entry data, a mismatch signal is output.

一致した既エントリデータが存在すればその登録位置に
対応するRAM部2内の上位、下位RAM部2a、2b
の2つのワードデータと、上位。
If matching existing entry data exists, the upper and lower RAM sections 2a and 2b in the RAM section 2 corresponding to the registered position
The two word data and the upper.

下位有効ビット2c、2dとがセレクタ7に入力され、
同時に上位、下位有効ビット2c、2dは不一致検出部
4にも入力される。セレクタ7では検索用エントリデー
タのLSBと上位有効ビット2C1下位側有効ビット2
dを調べ、検索用エントリデータのLSBが“○′°で
下位側有効ビット2dが有効の時、下位RAM部2bよ
り送られたデータワードを出力する。また、検索用エン
トリデータのLSBが“1″で上位側有効ビット2Cが
有効の時、同様に上位RAM部2aより送られたデータ
ワードをセレクタ7より出力する。その他の場合は不一
致検出部4から不一致信号S1が出力される。
The lower valid bits 2c and 2d are input to the selector 7,
At the same time, the upper and lower valid bits 2c and 2d are also input to the mismatch detection section 4. In the selector 7, the LSB of the search entry data and the upper valid bit 2C1 and the lower valid bit 2
d is checked, and when the LSB of the search entry data is "○'° and the lower valid bit 2d is valid, the data word sent from the lower RAM section 2b is output. Also, the LSB of the search entry data is "1'' and the upper valid bit 2C is valid, the data word sent from the upper RAM section 2a is similarly output from the selector 7. In other cases, the mismatch detection section 4 outputs the mismatch signal S1.

このように、上位、下位有効ビット2c、2dを設けた
ことにより、LSBを除いたエントリワードに対して、
2つのデータワードを格納することができ、RAM部2
の容量は2倍程度増加したが、連想メモリ部1の容量は
、はぼそのままで済む。従って、このバッファ記憶装置
は倍のデータワード容量を連想メモリ部1の8台を増加
させずに、実現したことになる。
In this way, by providing the upper and lower effective bits 2c and 2d, for the entry word excluding the LSB,
RAM part 2 can store two data words.
Although the capacity of the associative memory section 1 has increased by about twice, the capacity of the content addressable memory section 1 remains almost the same. Therefore, this buffer storage device realizes double the data word capacity without increasing the number of eight associative memory units 1.

なお、この実施例では、エントリワードをLSBと連想
メモリ部1用のLSBを除いたデータに分割したが、他
の分割方法でもよく、例えばエントリワードを最下位2
ビツトと連想メモリ部1用の残りのデータというように
分割し、有効・無効ビットを4ビツト設ければ、1つの
連想メモリ部1におけるエントリワードに対し、4つの
データワードを格納することができ、4倍のデータワー
ド容量を連想メモリ部1の容量増加を抑えて実現できる
In this embodiment, the entry word is divided into data excluding the LSB and the LSB for the associative memory unit 1, but other division methods may be used. For example, the entry word is divided into the least significant two parts.
By dividing the data into bits and the remaining data for content addressable memory section 1, and providing 4 valid/invalid bits, it is possible to store four data words for one entry word in content addressable memory section 1. , a data word capacity four times as large can be realized while suppressing an increase in the capacity of the associative memory section 1.

なお、この実施例では、バッファ記憶装置を用いて説明
したが、他の記憶装置でも適用できるのは勿論である。
Although this embodiment has been described using a buffer storage device, it is of course applicable to other storage devices.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、この発明によれば、例えば連想メ
モリ部とRAM部からなるバッファ記憶装置のような第
1の記憶部と第2の記憶部からなる記憶装置において、
例えば有効・無効を示すビットのような第3の記憶部を
設け、エントリワードを第1の記憶部用と第2.第3の
記憶部用に分割して検索を行なうことにより、第1の記
憶部の容量の増加に抑えて、第2の記憶部の容量増加が
可能となる。
As explained above, according to the present invention, in a storage device including a first storage section and a second storage section, such as a buffer storage device including an associative memory section and a RAM section,
For example, a third storage section such as a bit indicating validity/invalidity is provided, and entry words are stored for the first storage section and for the second . By performing the search separately for the third storage section, it is possible to increase the capacity of the second storage section while suppressing the increase in the capacity of the first storage section.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例による連想メモリ部とRA
M部を持つバッファ記憶装置の一部を示すブロック図、
第2図は従来の連想メモリ部とRAM部を持つバッファ
記憶装置の一部を示すブロック図である。 図において、1は連想メモリ部、2はRAM部、2a、
2bは各々上位、下位RAM部、2c、2dは各々上位
、下位有効ビット、3はラッチ、4は不一致検出部、5
.6はデータバス、7はセレクタである。 なお、各図中同一符号は同一または相当部分を示す。
FIG. 1 shows an associative memory section and an RA according to an embodiment of the present invention.
a block diagram illustrating a part of a buffer storage device having M parts;
FIG. 2 is a block diagram showing part of a conventional buffer storage device having an associative memory section and a RAM section. In the figure, 1 is an associative memory section, 2 is a RAM section, 2a,
2b is an upper and lower RAM section, 2c and 2d are upper and lower effective bits, respectively, 3 is a latch, 4 is a mismatch detection section, 5
.. 6 is a data bus, and 7 is a selector. Note that the same reference numerals in each figure indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] (1)第1のデータを複数記憶する第1の記憶部と、 前記第1のデータと一対一に対応する第2のデータ群を
複数記憶する第2の記憶部と、 前記第2のデータ群の各データの有効・無効を示す第3
のデータ群を記憶する第3の記憶部とを備え、 データ検索のためのエントリワードは前記第1の記憶部
における前記第1のデータのいずれかを指定する第1の
ワードと前記第2のデータ群におけるいずれかのデータ
を指定する第2のワードから構成され、 前記第1のワードが前記第1のデータのいずれかと一致
し、かつ前記第2のワードにより指定された前記第2の
データ群におけるデータが前記第3の記憶部における前
記第3のデータ群より有効と判断された場合、前記エン
トリワードにより特定されるデータを前記第2の記憶部
から取り出すことを特徴とする記憶装置。
(1) A first storage unit that stores a plurality of first data; a second storage unit that stores a plurality of second data groups that correspond one-to-one with the first data; and the second data. The third line indicates whether each data in the group is valid or invalid.
a third storage section that stores a data group, and an entry word for data retrieval includes a first word that specifies any of the first data in the first storage section and a third storage section that stores a data group of the second data group. consisting of a second word specifying any data in a data group, the first word matching any of the first data, and the second data specified by the second word; A storage device characterized in that when data in a group is determined to be more valid than the third data group in the third storage unit, data specified by the entry word is retrieved from the second storage unit.
JP62006426A 1987-01-14 1987-01-14 Storage device Pending JPS63174146A (en)

Priority Applications (1)

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JP62006426A JPS63174146A (en) 1987-01-14 1987-01-14 Storage device

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JP (1) JPS63174146A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01199249A (en) * 1987-10-05 1989-08-10 Motorola Inc Bus master for selectively trying to fill cash line to full entry

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01199249A (en) * 1987-10-05 1989-08-10 Motorola Inc Bus master for selectively trying to fill cash line to full entry

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