JPS63156209A - 集積回路における基準バイアスレベルを発生するバイアス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は全体として、１つの製造バッチと次の製造バッ
チとの間で動作特性が一貫としている集積回路を製造す
る問題に関するものであり、更に詳しくいえば、一括製
造された複数の集積回路のうちの個々の集積回路中に正
確な電流を発生する問題に関するものである。

〔従来の技術］ 公知の集積回路製造技術を用いて複雑な電子回路を低コ
ストで大量に製造できる。それらの技術においては、第
１図に示されている基板１００のような半導体基板中に
ｎ形とｐ形の導電形の領域　−が隣り合って形成される
。種々のトランジスタ装置を製造するために、３つまた
はそれ以上のそのような領域の任意の交互配置（ＮＰＮ
またはＰＮＰ）を用いることができるＰ領域とＮｉｌ域
は、種々の不純物（ドーピング物質）を基板の１番上の
表面を通じて拡散することにより製造されるの称普通で
ある。公知のフォトリソグラフ法を用いて領域の１番上
の表面の寸法（幅と長さ）を制御し、許容誤差を正確に
できる。コストが適正な製造技術においては、製造過程
の変化（すなわち、炉の温度の変化、不純物濃度レベル
の変化）のために、領域の深さを正確な許容範囲内に保
つことは困難である。このことは、一括製造された１群
のトランジスタの緒特性が、それとは異なる時に一括製
造された別の一群のトランジスタの緒特性と同一である
ように保証できないことを意味する。

〔発明が解決しようとする問題点〕

しかし、一括製造された１群のウェハー、すなわちＩＣ
（集積回路）チップでは、一体に形成された領域がほぼ
同一の製造過程諸条件の下で製造されるから、類似の領
域の深さは全体として一定である。同一のまたほぼ同一
のトランジスタ、抵抗等を個々のＩＣチップ中に形成で
きる。それらの装置の緒特性が同一であることを利用し
て精密な分圧器および精密な分流器を構成できる。その
ような精密な分圧器（または分流器）により発生される
電圧（または電流）の大きさは相対的な意味においての
み正確である。電流または電圧は１つの製造群から次の
製造群の間で、ＩＣチップ内で発生された他の電圧また
は電流に対して一員して決定できるが、チップの外部で
発生される絶対レベルに対してはそうではない。異なる
劃ＩｆからのＩＣにより発生された電圧および電流の出
力の絶対的な大きさのくい違いにより、一括製造された
ｔＣ装置から一員した緒特性を青ることか困難であると
いう望ましくない状況が生じる。

第１図には３個の能動装置（トランジスタＱ１゜Ｇ２．
Ｇ３が断面斜視図で示され、金属接点と絶縁ゲートで構
成されている１番上の層１１０が基板１００の１番上の
表面から分解図的に分離されて、能動装置Ｑ、Ｑ２．Ｑ
３を構成している複数のＰ領域とＮ領域が見えるように
されている。

第１の能動装置Ｑ　と第２の能動装置Ｑ２は一連のほぼ
同一のＮＰＮ領域を有する。第３の能動装置Ｑ３はそれ
らの能動装置とは異なる順序のＰＮＰ領域で構成される
。ＮＰＮバイポーラトランジスタ、ｎチャンネルＦＥＴ
　（電界効果トランジスタ）等のような能動装置は能動
装＠Ｑ１゜Ｇ２のＮＰＮの配置を用いて製造できるＰＮ
Ｐバイポーラトランジスタ、ＰチャンネルＦＥＴ等のよ
うな相補（非類似の装置はＧ３を形成する領域のＰＮＰ
配置から製造できる。第１図においては、第１の能動装
置Ｑ　と第１の能動装置Ｑ２が、それぞれソース端子部
、ゲート端子部およびドレイン端子部Ｓ　、Ｇ　、Ｄｌ
、Ｇ２．Ｇ２．Ｄ２を有する金属−酸化物−半導体電界
効果トランジスタ（ＭＯ３ＦＥＴ＞として形成されてい
る様子が示されている。それらの端子部は分解された上
部層１１０内に含まれる。非類似装置Ｑ３はソース端子
Ｓ３と、ゲート端子Ｇ３と、ドレインＤ３（第１図には
示されていない）をそれのＰＮＰ領域に関連して有する
ものと仮定する。

はぼ同一の（対にされた）第１および第２の能動装置Ｑ
、Ｑ２のｎ影領域には同一の拡散深さＤｆｌが形成され
る。対にされている能動装置にはチャネル長しくソース
領域とドレイン領域の間の距離）とチャネル幅Ｗが定め
られる。その幅寸法と長さは公知の７オトリソグフ技術
を用いて正確な許容誤差範囲内で形成できる。能動装置
Ｑ１゜Ｇ２のような２１１！ｌの対となってい能動装置
のそれぞれ幅Ｗ　　、Ｗ　　、とＬ　　、Ｌ　　は同一
である時は、対となっている装置のことをここでは同一
の対と呼ぶこ・とをする。同一の対は同一の電気的特性
を有する。すなわち、２個の同一の対の装置のドレイン
端子とソース端子の間に同一の出力電圧■　　、Ｖｐ８
２が発生され、等しいゲート電圧ＳＩ ｖ　　、■　　がそれぞれのレート端子へ与えらＧＳＩ
　　　ＧＳ２ れるものとすると、それらの装置の出力端子（ドレイン
端子とソース端子）を通ってほぼ同一の電流１　．１　
　が流れる。その理由は、同じチ０３１　　　ＤＳ２ ツブ上のそれや２個の装置の動作特性に影響を及ぼす動
作温度変数および製造過程変数がほぼ同一だからである
２個の対装置のチャネル幅とチャネル長さを除く全ての
要因が同一に保たれると、それらの装置の出力の電流は
互いに比例する写しであり、その比例定数（換算乗数）
はそれぞれの装置の上面図の寸法により決定される。

第３図の装置Ｑ３　（ＰＮＰ）のｐ影領域は基板表面の
下に深さＤｆ３まで拡散する。その深さは、装置Ｑ　の
動作特性と対′ｉＡ置Ｑ１．Ｑ、２の間に任意の精密な
関係を確保することが困難であるように、ＮＰＮ領域の
深さＤｆｌとは一般に実効的に異なる。これにより、ｎ
チャネルＦＥＴＧ２とｎチャネルＦＥＴＧ３のような相
補装置を共に用いる（たとえば０Ｍ０３回路）と、正確
な駆動電流を必要とする出力阻止を駆動する。

第２図は、一般的な能動装置Ｑ（第４図）の出力電流と
、そっちの端子間の出力電圧Ｖ、とバイアス電圧■８と
の関係を示す典型的な動作特性のグラフである。出力電
流ｉｏの大きさは、与えられた電圧ＶＤ、Ｖ、の関数ば
かりでなく、動作温度、製造過程変数およびｐ影領域と
ｎ影領域の寸法のような他の要因の関数でもある。

第３図は類似しない能動装置を表わすために通常用いら
れるいくつかの記号を示す。ｎチャンネルＦＥＴおよび
ＮＰＮバイポーラトランジスタのような装置はＮＰＮ配
置を有する領域から形成できる。ｎチャンネルＦＥＴお
よびＮＰＮバイポーラトランジスタのような装置はＰＮ
Ｐ配置を持つ基板領域に形成できる。それらの能動装置
は第４図に一般的な円形記号で表されている。

第４図は多くの可能な用途のうち、能動装置Ｑからの出
力電流■。の絶対大きさが重要であるような用途の１つ
を示す回路図である。能動装置Ｑは電流制御ゲートＧと
、第１の出力端子０１と、第２出力端子０２とを有する
ものとして一般的に示されている。そのゲート端子Ｇヘ
バイアスレベル■ＢがスイッチＳＷを通じである持続時
間の間与えられる。電圧源■。０と充電（積分）コンデ
ンサＣの間に出力端子０．０２が直列接続される。

持続時間ｔの間スイッチＳＷが閉じられると、特定の大
きさの出力電流ｌ、が能動装置Ｑから積分コンデンサＣ
へ送りこまれる。そのコンデンサＣに全電荷が格納され
た結果として、コンデンサＣの端子間に積分された電圧
Ｖ。が生ずる。出力電流Ｉ。によりコンデンサに送りこ
まれた電荷により生じた電圧変化Ｖ　は、出力電流Ｉ、
の大きさの絶対値と持続時間ｔの積に比例する。それは
次式で表すことができる。

ΔＶ　　＝Ｉ　　・ｔ／Ｃ Ｄ ここに、Ｃはコンデンサの容量（ファラッド）である。

電荷積分コンデンサＣの端子間電圧Ｖ。

は電子装置のタイミング回路をトリガするためにしばし
ば用いられる。タイミングが非常に正確でなければなら
ない用途では、装置の出力電流ＩＯの大きさを精密な許
容誤差範囲内で予測できることが望ましい。しかし、多
数の集積回路（ＩＣ）チップ中の各電流制ａ装置Ｑの出
力電流！。が望ましい１１装置］の許容誤差範囲内にす
ることは困難である。チップ上の各能動装置の動作特性
に影響を及ぼす各ＩＣの動作温度、および製造過程変数
のような、大きさを決定する要因を考慮に入れなければ
ならない。

本発明の目的は、集積回路中の能動装置の出力電流を正
確な１４１１Ｉの許容誤差範囲内に維持することがある
。本発明の別の目的は、能動装置が大量生産された集積
回路（ＩＣ）チップの一部である時に、能動装置により
発生された出力電流の精度を確保する妥当なコストの装
置を得ることができる。

〔問題点を解決するための手段］ 上記開目的は、本発明において、電流基準素子に直列接
続された典型的な装置を集積回路上に含むバイアス回路
を設けることにより達成される。

典型的な装置はゲート端子と一対の制御端子を有し、そ
のゲート端子へ電流制御バイアスを与えることができる
。それら一対の出力端子からゲート出力端子電流が流れ
出る。典型的な装置にほぼ等しく少くとも１つの動作装
置が、動作温度および製造過程変数とは無関係に２つの
装置の動作時性がほぼ同一であるようにして、集積回路
に設けられる。典型的な装置と電流基準素子は、典型的
な装置を流れる出力電流の大きさを電流基準素子を流れ
る電流から正確に決定できる（すなわち、電流基準素子
を流れる電流にほぼ等しい）ように、典型的な装置と電
流基準素子は構成される。典型的な８置の出力電圧はゲ
ート制御器により希望の電圧にされる。ゲート制御器は
典型的な装置の出力電圧を検出し、その検出した出力電
圧を希望電圧と比較し、バイアスレベルを典型的な装置
のゲートへ与えて、その典型的な装置の出力電圧を希望
電圧へ向って駆動する。典型的な装置のゲートへ与えら
れたバイアスレベルはほぼ同一の動作装置のゲートにお
いて複製される。動作装置の出力電流の出力電圧が典型
的な装置の出力電圧にほぼ等しい（それは希望電圧に等
しい、またはほぼ等しい）時に電流基準素子を流れる電
流から正確に決定できる。

電流基準素子をＩＣの能動装置から別々に製造すること
により、妥当なコストの許容誤差１！、ＩＪ御を実現で
きる。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

本発明は、集積回路中の能動装置の出力として発生され
る出力電流の大きさを制御する費用有効技術を提供する
ものである。集積回路チップ上の１つ該たは複数の能動
装置の出力電流の大きさを精密に制御する性能から得ら
れる利点は非常に多いから、ここで一般的に述べること
はできない。

第５図は特定のフェーズロック装置５００のブロック回
路図である。そのフェーズロック装置に使用するために
本発明を開発したものである。フェーズロック装置はク
ロック信号を発生する。そのクロック信号は入来する非
同期データ信号に位相を一致させるためのものである。

そのデータ信号は、たとえばコンピュータの回転するフ
ロッピーディスクから得ることができる。フェーズロツ
ク装置５００においては、データ信号は第１のフリップ
フロップ５１０のクロック入力端子へ与えられる。フェ
ーズロック装置は電圧制御発振器（ＶＣＯ）５５０を含
み、その電圧制御発振器は所定の周波数を有するクロッ
ク信号を出力する。

そのクロック信号は第２のフリップフロップ５２０へ与
えられる。クロック信号の立上り縁部は第２のフリップ
フロップ５２０の周波数減少出力ＦＤＮを時間ｔ３−ｔ
２の短い間に高くする。

データ信号の立上り縁部筒１のフリップフロップ５１０
の周波数増大出力ＦＵＰを時間ｔ３−ｔ１の短い時間の
間高くする。周波数増大出力ＦＵＰと周波数減少出力Ｆ
ＤＮは１組の遅延ゲート５１５．５２５を通ってフリッ
プフロップ５１０゜５２０の出力を相互時刻ｔ３におい
てリセットする。データ信号の立上り縁部に対応するク
ロック信号の縁部が第２のフリップフロップ５２０に達
する前にデータ信号の立上り縁部が第１のフリップフロ
ップ５１０に達したとすると、ＦＵＰ信号の持続時間１
３−１１はＦＤＮ信号の持続時間ｔ３　ｔ２より長い。

それとは逆に、クロック信号の縁部に対応するデータ信
号の縁部が達する前にそのクロック信号の縁部が達した
とすると、ＦＤＮ信号の持続時間ｔ３−ｔ２が長いＦＵ
Ｐ信号はｐチャンネルＦＥＴ５３０を起動する。そのＦ
ＥＴ５３０は第１の電流（ソース電流＞ｒｌを誤差積分
コンデンサＣ１に供給する。ＦＤＮ信号はｒ＋ｆｔｙン
ネルＦＥＴ５４０を起動する。そのＦＥＴは誤差積分コ
ンデンサＣＩから第２の電流（吸収電流）１２をとる。

積分コンデンサはＶＣＯ５５０の入力端子へ与えられて
入力電圧Ｖｉｏをそれに与える。ＶＣＯ５５０の入力電
圧は次式に従って変えられる。

ΔＶ　− ｎ Ｉ　・（ｔ　　−ｔ　　）−１・（１３−１２＞クロッ
ク信号がデータ信号と正確に同相であると、ＶＣＯ５５
０の入力電圧ｖｉｎはなるべく一定のままでなければな
らない。１１＝１２の時にソース電流■　と吸収電流Ｉ
２の大きさが正確には同じでないとすると、類似誤差が
フェーズロック装置５ｏ○のロック動作中に導入される
。

先に述べたように、ｐチャンネルＦＥＴ５３０およびそ
れの相補ｎチャンネルＦＥＴ５４０のそれぞれの出力電
流１　　、Ｉ　　の大きさの絶対値は、各装置の出力端
子の間に発生された出力電圧と、各装置のゲート端子へ
与えられたバイアス電圧と、この回路が動作させられて
いる温度と、製造過程変数とを含めた数多くの要因によ
り影響を受けることがある。後の２つの要因は予測がな
かなかできず、制限が最も困難である。不幸なことに、
任意の１枚のチップにおいて、温度とプロセスの変化要
因はほぼ同一の能動装置に対して一定である。

この考えは、ＩＣチップのほぼ同一の能動装置中の基準
素子を流れる１ｏの等しい写し、または小さくされた写
しである。更に、基準電流の正確な写しを、本発明に従
ってＩＣチップの非類似装置において再生することもで
きる。

第１図を再び参照して、ＮＰＮ装置Ｑ１．Ｑ２はほぼ同
一の装置であるが、上面図の寸法は異なる（Ｗ　　／Ｌ
　　）＝（Ｗ２／Ｌ２）幅／長さ寸法を等しくしたとす
ると、装置Ｑ、Ｑ２は電気的動作性に関して同一の対で
あると考えることかできる。すなわち、それらの装置の
それぞれの出力端子に同じ出力電圧（Ｖ　　　＝Ｖ　　
　）が生じ、ＤＳＩ　　　ＤＳ２ ゲート端子へ同じバイアス電圧が与えられたとすると（
Ｖ　　　＝Ｖ　　　）、それらの装置の出力型５１ＧＳ
２ 流の大きさは等しい（１＝１　　　＞。対でありＳＩ　
　　ＤＳ２ る装置Ｑ　、Ｑ２の幅／長さ寸法が異なっているとして
も、それらの装置のバイアス電圧と出力電圧が等しけれ
ば、比例電流関係１　　　＝（Ｗ２／Ｌ２）・（Ｌ１／
Ｗ１）・Ｉｏ３１は全体として真のままである。

第６図は本発明のバイアス回路６００の回路図である。

Ｑｌ、Ｑ２は共通の半導体基板（ＩＣチ　　−ツブ）６
０２の上にに形成された「対の」能動装置である。能動
装置Ｑ１の動作特性がこの集積回路全体にわたって、能
動装置Ｑ２のような類似の「対である」装置において常
に繰返されるから、ここではこのＱｌのことを典型的な
装置と呼ぶことにする。能動装置Ｑ２のことを動作装置
と呼ぶ。

基準素子６１０を流れる基準電流Ｉ。が既知であれば、
典型的な装置Ｑ１を流れる出力電流１１の大きさが温度
およびプロセス変数とは独立に正確に予測できるように
、典型的な装置Ｑ１の出力端子は電流基準素子６１０に
直列接続される。図示のバイアス回路６００においては
、典型的な装置Ｑ　の出力電流１１は、キルヒホッフの
法則に従って、電流基準素子６１０を流れる基準電流Ｉ
。

にほぼ等しい。差動増幅器Ｕ１の入力端子６２０へは電
流は僅かだけ流れこみ、または全く流れこまない。その
差動増幅器の入力端子６２０は典型的な装置Ｑ１の出力
端子の１つに接続される、電圧源６５０により希望電圧
ＶＤＤが発生される。その電圧源６５０は、ＩＣチップ
６０２上に一体に形成され、アースとチップの電源電圧
Ｖ。Ｃの間に接続される正確な分圧器で構成することが
好ましい。１つの変更例においては、電圧源６５０は、
動作Ｑ　の出力電圧■。２への直接結合（第６図に１点
鎖線で示されている）を含むことができる。

典型的な装置の出力電圧Ｖ、１は差動増幅器Ｕ１により
希望電圧■。０に等しくされる。差動増幅器Ｕ１は一対
の電圧検出入力端子を有する。それらの電圧検出入力端
子の１つの６２０は典型的な装置Ｑ１の出力端子へ接続
され、他方の電圧検出入力端子６４０は、電圧源６５０
により発生された希望電圧Ｖ　へ接続される。差動増幅
器Ｕ１の出万端子は典型的な装置Ｑ　のゲート端子Ｇ１
へ接続される。差動増幅器Ｕ１はゲートバイアスレベル
Ｖ８１を典型的な装置のゲート端子Ｇ１に生ずる。

典型的な装置Ｑ　と差動増幅器Ｕ１は、典型的な装置の
出力電圧■　を希望電圧Ｖ。、にほぼ等しくする電圧反
映帰還ループを形成する。典型的な装置Ｑ　の出力電流
１１は基準電流■。にほぼ等しいことが知られ゛て□お
り、出力電圧Ｖ。は希望電圧ＶＤにほぼ等しいことが知
られているから、電流Ｉ　をほぼ同一の装＠Ｑ２におい
て複製するために要するゲートバイアスレベル■Ｇ２は
、典型的な装置Ｑ　のゲート端子Ｇ１において発生され
るバイアスレベル■Ｂ１にほぼ等しいということができ
る。「対となついてる」能動装置Ｑ２の出力電圧■　が
希望電圧■Ｄｏに等しい時に、その同じパイアスレベル
■　がその能動装置Ｑ２の第２のグー上端子において複
製されるものとすると、その装置Ｑ２を流れる出力電流
Ｉ２は１□＝（Ｗ２／Ｌ　　）＝（Ｌ　　／Ｗ　　＞１
１であることがわかる。

いいかえると、出力電流■２は典型的な装置の出力電流
１１の大きさを変えられた写しであり、その電流Ｉ　の
精度は電流Ｉ２においてそのまま保ま たれる（電流Ｉ２の大きさが正確に決定できる比例係数
だけ大きくされたり、小さくされたとしても）。先に述
べたように、−動増幅器Ｕ１の適切な入力端子を対とな
っている＠＠Ｑ２の出力端子６６０へ接続するだけで（
第６図に１点鎖線で示すように）、希望電圧■ＤＯを装
置Ｑ２の出力電圧■Ｄ２に等しくできる。しかし、図示
の第１のバイアス回路６００の実施例においては、その
代りに入力端子６４０が、希望電圧■。、を発生する正
確な分圧器へ接続されることに注意されたい。ある回路
においては、対となっている＆ｆｉＱ２の出力電圧■０
２が所定（希望）電圧■。０に等しいような特定の電圧
状態を除き、正確な動作電流出力■２を有することは不
要である。たとえば、第５図において、（クロック位相
とデータ位相のロックイン後に）ＶＣＯ５５０の定常電
圧Ｖｉ０は、電源電圧■　の２分の１に等しくしばしば
セットされる。

Ｃに のことは、ｎチャンネルＦＥＴ５３０とｎチャンネルＦ
ＥＴ５４０の定常出力電圧も電源Ｖ。０の２分の１に等
しいことを意味する。したがって、第５図に示されてい
るＦＥＴ５３０．５４０のためのゲートバイアス電圧■
Ｇ１と■Ｇ２の少くとも１つを発生するために第６図の
バイアス回路６００が用いられるものとすると、差動増
幅器Ｕ１の入力端子６４０と、ＦＥＴ５３０．５４０の
それぞれのドレイン端子Ｄ　　、Ｄ　　を直接接続する
必要なしに、正確な分圧器６５０により希望電圧■。。

を電源電圧ＶＣｏの２分の１に等しく設定できる。

第６図に示されている対にされている動作装置Ｑ　の出
力端子６６０と差動増幅器Ｕ１の入力端子６４０を直接
接続することを止めることは別にして、その入力端子６
４０に望ましくないノイズ□が結合する危険が最小限に
なるように、差動増幅器Ｕ１の入力端子６４０に接続さ
れている入力線の長さを、分圧器６５０を差動増幅器Ｕ
１に非常に近く配置することにより、非常に短くできる
という利点も得られる。

差動増幅器Ｕ　と、典型的な装置Ｑ１と、正確な電圧源
６５０とは、集積回路チップ上の半導体基板６０２の周
縁部近くに一緒に形成することが好ましい。電流基準素
子６１０は、基板の接続バッド６１５を介してバイアス
回路６００へ接続される外部精密抵抗とすることが好ま
しい。その電流基準素子すなわち外部精密抵抗６１０の
他端子は、集積回路の電圧源（ＶＣｏ）バンド６０５へ
接続できる。そうすると、電流基準素子６１０を流れる
基準電ＲＩ　ｏは式ＩＱ　　（Ｖｃｏ−Ｖ、、）／Ｒ，
。

により計算できる。この式で、Ｒ８ｘは電流基準素子す
なわち外部精密抵抗６１０の抵抗値である。

第６図の技術的思想を理解したら、それを変更すること
は数多くできる。対にされている動作装置Ｑ２が飽和モ
ードで動作しているものとすると（第２図）、それの出
力電流Ｉ２は動作装置Ｑ２の出力電圧Ｖｏ２の小さい変
化は全体として感じない。典型的な装置Ｑ１はそれの特
性カーブ（第２図）の対応する飽和点（同じ一定のバイ
アスレベルＶＧＳ””８１）で動作する。典型的な装置
の出力Ｖｏ１と動作装置の出力電圧■ｏ２の間の小さい
差のために、各装置を流れる出力電流の精度に小さい差
を生ずる。特定の回路においてそれらの小さい差を許容
できるものとすると、ＶｏｌとＶ、２を正確に一致させ
る必要はない。典型的な装置の出力電流■２は、典型的
な装置を流れる出力電流１１の大きさを変えられたもの
にほぼ等しい。

第７図は集積回路チップ７００を示す。この集積回路チ
ップにおいては、典型的な装置ｎｆヤンネルＦＥＴＱ１
と、それと対にされているｎチＰンネルＦＥＴＱ２がそ
れぞれの特性カーブの出力電圧に感じない飽和領域また
はそれの近くにおいて動作させられる。正確に知られた
既知抵抗値Ｒｅｘを有する外部電流基１１！素子６１０
が、第１の基板接触バッド６１５を介してチップ７００
の内部部品へ接続される。典型的な装置Ｑ１を流れる電
流は、キルヒホッフの法則により、電流基準素子６１０
を流れる電流にほぼ等しい。典型的な装置Ｑ　の出力電
圧ＶＤ１は、静電気入力保護バッド６１８を介して差動
増幅器Ｕ１の第１の入力端子６２０へ結合される。差動
増幅器Ｕ１は電圧■　を検出し、それを希望電圧Ｖ。、
（この場合には１．７Ｖに等しく設定される）と比較し
、バイアスレベルＶ　を典型的な装置Ｑ１ゲート端子Ｇ
　へ出力して、装置ｆＱ１の出力電圧■、１を希望電圧
Ｖ。０へ向けて駆動する。望ましくない発振を禁止する
ために、典型的な装置Ｑ　のゲートＧ１へ集積回路コン
デンサＣ１が接続される。バイアスレベルＶ　は動作装
置Ｑ２の第２のゲートＧ２へも与えられる。対にされて
いる装ｆｌＱ２は典型的な装置Ｑ　と同じバイアスカー
ブＶＧＳ＝　ＶＢ２に沿って動作する。一般的にいえば
、飽和または飽和の近くにおいては、能動装置の出力電
流Ｉ。

（第２図）は出力電流ＶＤに対して非常にわずか変化す
るから、装置Ｑ２を流れる出力電流Ｉ２は定できる許容
誤差内で、典型的な装置Ｑ１を流れる出力電流１１の大
きさを変えられた複製にほぼ等しく、または等しく決定
できる。典型的な装置Ｑ１は、図示のＩＣ７００におい
ては幅／長さ寸法１０４／３を有する。対にされている
装置Ｑ２の幅／長さ寸法は１６／３である。したがって
、装置Ｑ２を流れる電流はほぼ１２　＝　１１／６．５
である。

第７図のｎチャネル装置Ｑ２にｐｆやネルＦＥＴＱ３が
直列接続される。ＦＥＴＱ３は装置Ｑ　とＱ２己類似し
ていないが、ＦＥＴＱ３の出力電流Ｉ３は、キルヒホッ
フ′の法則により、装置Ｑ２の出力電流Ｉ２にほぼ等し
くされる。装置Ｑ３のゲートＶ。３は、それのゲート端
子Ｇ３をドレイン端子Ｄ３へ接続することにより、それ
の出力電流Ｉ３に合致するように自己調整される。その
同じゲート電圧■６３は半分の寸法のｐｆヤネル装置の
Ｑ４のゲートへ与えられる。装置Ｑ４を流れる電流１　
　＝Ｉ２／２は差動増幅器Ｕ７ｏ１を介して出力ｎｆヤ
ネルＦＥＴＱ５に反映させられる。

差動増幅器Ｕ７０１が平衡していると、すなわち、それ
の入力端子の１つ７０２に入力パッド７２０と静電気保
護パッド７１８を介して結合されている入力電圧Ｖｉｏ
が、内部に設けられている基準電圧ＶＲＥＦ＝２．５Ｖ
に等しいと、ｐチャネル装置Ｑ４により供給される電流
Ｉ４は、差動増幅器Ｕ７゜１の鏡像対称半分により対称
的に分割される。

電流Ｉ４の半分は差動増幅器Ｕ７０１の右側のｎチャネ
ル８置７０７を流れ、他の半分は差動増幅器Ｕ７ｏ１の
左側の第２のｎチャネル装置７０７のゲートがそれ自身
のドレインへ結合されて、そのゲートにおける電圧■６
５′を自己調節するようになっている。自己調節された
ゲート電圧ＶＧ５′は左側のｎチャネル装＠７０５のゲ
ートへ与えられる。

ｎチャネル出力ＦＥＴＱ５のゲートは左側のｎチャネル
８＠７０５のドレインへ交差結合されて、装置Ｑ　を流
れる出力電流Ｉ　　を装置の寸法５　　　　　　　　　
　ＡＤＪ （幅／長さ寸法）を基にして決定できるように、鏡像ゲ
ート電圧■。５を形成する。装置Ｑ５のドレインへ電流
調節パッド７２５が接続される。そのパッド７２５はた
とえば電流／電圧帰Ｍ装置７３０へ接続できる。その帰
還装置７３０は出力電流１　　の大きさに従って入力電
圧■ｉｏを変化ＤＪ する。（Ｖ・はＩ　　の関数である。すなわち、Ｉｎ　
　　　ＡＤＪ Ｖ、　＝ｆ　（１）。）そのような電流／電圧帰＋ｎ　
　　　　　　　ＡＤＪ 運装置７３０の一例が、第４図と第５図を参照して説明
した電荷積分コンデンサＣＩである。パッド７２０にお
ける入力電圧■ｉｎがＶ、、、＝２．５Ｖ以上に高くな
ると、より小さい電流が差動増幅器Ｕ７ｏ１の右側（Ｆ
ＥＴ７０７）を流れ、より大きい電流が差動増幅器Ｕ７
０１の左側のＦＥＴ７０５に反射される。右側のＦＥＴ
７０７のドレイン電圧■Ｇ５′はその結果として低くな
る。したがって左側ＦＥＴ７０５の鏡像電圧■６５は高
くなり、装ｆｔＱ　　を流れる電流Ｉ　　を増加させる
。

５　　　　　　　　ＡＤＪ それとは逆に出力電圧Ｖｉｏが２．５Ｖ以下に低下する
と、装置Ｑ５を流れる電流Ｉ　　は逆に手動ＤＪ 順序で減少する。Ｖ、、＝２．５Ｖにおいては、装置Ｑ
５を流れる出力電流ハＩＡ、、　＝　（４０／１０　）
・（３／１６）・■４／２である。その理由は、■６５
′であり、右側のＦＥＴ７０７を流れる電流が出力ＦＥ
ＴＱ５に写されるからである。第４図および第５図のコ
ンデンサＣ１のような電荷蓄積コンデンサの電圧を精密
に制御するためにその電流を使用できる。

２つの分岐を持つ実施例８００が第８図に示されている
。典型的な装置Ｑ１の対にされている装置Ｑ２に非類似
の能動装置Ｑ３が直列接続される。

その能動装置Ｑ３が他の２つ能動装置Ｑ１．Ｑ２と対を
成さないことを示すために、その能動装置Ｑ３のゲート
Ｇ３に白丸が示されている。装置Ｑ３は装置Ｑ２に直列
接続されているから、それの出力電流■３は第２図の装
置Ｑ２の出力電流Ｉ２にほぼ等しい。装置Ｑ２の出力電
圧ＶＤ２を希望電圧Ｖ。、まで駆動するために、非類似
Ｑ３のゲートに差動増幅器Ｕ３が接続される。装置Ｑ２
の出力電圧Ｖ。２は典型的な装置Ｑ１の出力電圧ＶＤ１
に等しいことが知られているから、装置Ｑ２の出力電流
Ｉ２は装置２Ｑ１と０２が飽和しているか、出力電圧の
変動に敏感である飽和していないレベルで動作している
かとは無関係に、装置Ｑ１の出力電流１１の大きさが変
えられた写しである（１２＝Ｗ２／Ｌ２・Ｗ１／Ｌ−１
１＞。電圧ＶｃｃとＶＯ２が既知であるから、非類似装
ＷＩＱ３の出力電Ｊｆｖ、３もわかる。非類似装置Ｑ３
のゲートＧ３に発生されたバイアス電圧ｖＢ３は、Ｑ３
の対にされている装置のそれぞれの出力電圧がＶＯ２に
等しい時に、装！ｆＱ３の対を駆動して電流Ｉ３の大き
さが変えられた複写を発生させるために必要な電圧に正
確に等しい。■Ｄ２−Ｖｏ３となるように、希望電圧Ｖ
ＤＯはＶＣＣの正確に２分の１にすることが好ましい。

ここで第５図と第８図を参照して、装ｆｆ１Ｑ３がｐチ
ャネルＦＥＴ５３０の対にされた装置であり、装置Ｑ２
がｎチャネルＦＥＴ５４０の対にされた装置である場合
には、装置Ｑ３とＱ２のゲートに発生されたそれぞれの
ゲート電圧Ｖ８３．Ｖ８１を用　　　゛いて、相補ＦＥ
Ｔ５３０．５４０　（第４図）のゲートをバイアスでき
る（ＶＧ１＝■Ｂ１にセットして）。その場合には、フ
ェーズロック装置５００において相補ＦＥＴ５３０．５
４０により与えられる吸収電流とソース電流は、Ｖｉｎ
””　ＤＤの時に、同一である。ソース電流は吸収電流
にほぼ等しいから、クロック信号がデータ信号と同相に
ロックされると、電荷積分コンデンサＣＩの出力はこの
電圧Ｖｉｎ”■ＤＤに留まる。

第８図のみを参照して、２分岐実施例８００の右側分岐
Ｌ　は左側Ｌ１を単に逆にしたものであす、対にされて
いる能動装置Ｑ２は現在の電流基準素子６１０の代りと
なる。集積回路チップ上で、装置Ｑ　と０３に非類似で
ある負荷装置のためのバイアス電圧を発生するために、
上記の構造を繰返すことができることがわかるであろう
。先に少し説明したが、差動増幅器Ｕ　、Ｕ　のそれぞ
れの分岐り、Ｌ２における直列電流関係１１＝１ｏ、Ｉ
３＝■２が差動増幅器Ｕ１とＵ３の入力インピーダンス
によりほとんど影響されないように、差動増幅器Ｕ１と
Ｕ３の内部インピーダンスは比較的高くされる。

第９図において、非類似装置Ｑ３の出力電流１３を増加
させるために、第２の対にされた装置Ｑ４が利得スイッ
チにより装＠Ｑ２に並列に制■できるようにして接続さ
れる。利得スイッチが閉じられると、差動増幅器Ｕ　の
出力ＶＢ３が変化しで、増加した装置電流Ｉ３を受は容
れる。その電流増加は第９図に示されている回路中に反
映される。第３の差動増幅！ｌＵ　と能動装置Ｑ６とで
構成された帰還ループにより新しいバイアス＠号■８６
が発生される。バイアス信号Ｖ８６とＶ８３は、対にさ
れている装ｆｆ１Ｑ（ｎチャネル）とＱ７（ｐチャンネ
ル）のゲートへ与えられて、一致させられた吸収電流■
６とソース電流Ｉ５を発生する。この装置の利得は低利
得モードから高利得モードへ、利１クスイッチを差動さ
せて装置Ｑ７とＵ８の出力電流を増加させるだけで、切
替えることができる。

電流１　′と■　′はどのモードにおいても正しく一致
させられたままである。

第６図、第８図および第９図を参照して、差動増幅器Ｕ
　とＵ３の目的は、能動装置の出力電圧■　が希望電圧
■ＤＯにほぼ等しいように、その出カミ圧Ｖ。を駆動す
ることである。第１０図はこの目的のために構成した特
殊な増幅器Ｕ＊を示すものである。この増幅器Ｕ１のこ
とをここでは自己反射増幅器と呼ぶことにする。この自
己反射増幅器Ｕ８は電流反射分岐’１０を有する。この
電流基準分岐ＬＩＯを、前記精密バイアス回路の考えを
用いて第１の電流１１゜が制御できるようにして通るよ
うにすることが好ましい。すなわち、基準分岐Ｌ１０中
のｎチャネル装＠Ｑ１ｏにバイアス電圧■　が与えられ
て、第１の電圧■１ｏの大きさを設定する。基準分岐し
、。内の２つのρチャネル装置Ｑ　とＱ　を流れる。装
置Ｑ１１のゲートへ希望光圧■　が結合される。装置Ｑ
１゜のゲートは装置Ｑ１０のドレインへ接続されて、電
流’１０を装置Ｑ１゜を通じて流すようにするために必
要な自己調節ゲート電圧■ＢＰを発生させる。自己調節
ゲート電圧■ＢＰは装置Ｑ１２に電流■１ｏを流せるよ
うにするためである。特殊な差動増幅器Ｕ１の２つの対
称的な分岐Ｌ２ｏと’３０に、より共用されている別の
ｐチャネル装置Ｑ２２へ与えられる。説明を簡単にする
ために、電流’２２が、１番目上の０２２を流れる電流
’１０の２倍に等しいように、装置Ｑは２倍の寸法にさ
れていると仮定とする。その電流Ｉ２２は、それぞれｈ
ｏに等しい２つの電流’２０とＩ３０に分けられる。２
つの電流’２０とＩ３ｏは増幅器Ｕ　の対称的な分岐部
分’２０と’３０を流れる。このように対象形となる理
由は、左側分岐’２０中のｐチャンネルＦＥＴＱ２１が
右側の対にされた装置Ｑ３１と鏡像関係にあり、左下の
ｎチャネルＦＥＴＱ　が右下の装置Ｑ３ｏのＩ像関係に
あるからである。各対象分岐Ｌ　とＬ　（装置Ｑ２□は
両方の分岐により共用されている）は第１の分岐’１０
の鏡像である。すなわち、装置Ｑ２２は装置Ｑ１２と対
をなし、装置Ｑ　は、装＠Ｑ２１と０３１と対を成し、
装　冒Ｑ　は装置。。およびＱ３ｏと対を成す。装置Ｕ
２１とＵ３１のゲート電圧が不釣合であると、電流’２
０と’３０が釣合いを求めて調節される。装置Ｑ　のゲ
ートと装置Ｑ２ｏのドレインへ電流制御能動装置Ｑ　が
交差結合される。装置Ｑ４ｏは装置Ｑｌｏ、Ｑ２ｏ、Ｑ
１０と対を成すことに注意されたい。

装＠Ｑ　のドレインは、装置Ｑ３１のゲートに電圧Ｖ、
＝ｆ（１４ｏ）を発生する帰還装置内７３０をｎ 介して装＠Ｑ　へ結合でき、または装置Ｑ３１のゲ一ト
ヘ直結できる（破線）。この場合には、装置Ｑ３１のゲ
ートにおける電圧Ｖｉｏは電流制御ｌｌ装置Ｑ　の出力
電圧ＶＤ４ｏに等しい。装置ｆＱ３１のグート電圧■、
が装置Ｑ　のゲート電圧■００より低い（ｎ　　　　　
　　２１ 方へ動くと、右側の装置Ｑ３１により多くの電流が流れ
る。それに対応して、左側の対称的な相補分岐Ｌ　を流
れる電流１□０が減少する。増加した右側電流■　のた
めに装置Ｑ３のドレイン電圧が高くなる。それに対応し
て、装ｆｆ１Ｑ２ｏのドレイン電圧Ｖ　　が低くなる。

この電圧低下は装置ｆｆＱ４ｏのゲートへ伝えられるた
めに、装置Ｑ４０を流れる電流は減少する。電圧Ｖ　が
高くなって（この場合ｎ にはＶ、＜Ｖ）電圧ＶＤｏにに一致するようにし＋ｎ　
　　　ＤＯ て、装置Ｑ　のドレインが装置Ｑ３のゲートへ結合され
る。装置Ｑ　のドレインが装置Ｑ３１のグートヘ直結さ
れる場合には、電流制御装置Ｑ４０の出力電圧Ｖ。４ｏ
は装置Ｑ２１のゲート電圧Ｖ。０に等しくされる。装置
Ｑ　のゲート電圧ＶＧ４０は、差動増幅器Ｕ４が平衡状
態にある時は、装置Ｑ３ｏのゲート電圧Ｖ６３ｏにほぼ
等しい。この状態（ＶＯ２゜がＶＢ２にほぼ同一である
）においては、右側対称分岐し３゜は基準分岐’１０の
ほぼ鏡像であるから、装置Ｑ３０を流れる電流■３０は
、基準分岐し１ｏの非常に似た複製である。、電流Ｍ像
の原理により電流Ｉ３゜は装＠Ｑ４゜に反映させられる
から、電流’４０も電流’１０の非常に似た複製ある。

第７図を参照して、チップ７００の増幅器Ｕ７ｏ１にお
いて類似の原理等が用いられていることがわかる。増幅
器Ｕ６は、増幅器Ｕ７ｏ１が装置Ｑ１の端子間に生じさ
せられた１、７Ｖの基準電圧で動作している間に、希望
電圧■ＤＤが基準分岐し　において複製される点が増幅
器Ｕ　　とは異１０　　　　　　　　　　　　　　　７
０する。

増幅器Ｕ”　　（第１０図）の利点は、各鏡像対称分岐
Ｌ　　、Ｌ　　が電圧Ｖ１ｏに平衡させるばかりでなく
、分岐り、。＠流れる正確な電流’１０が、装置Ｑ　が
装置Ｑ１ｏ、Ｑ２ｏ、Ｑ３ｏとｔｌＨ１１対称であり、
装置Ｑ　が装＠Ｑ１２と鏡像対称であり、更に装置Ｑ２
１．　Ｑ　　が装置Ｑ１１と鏡像対称であるために、装
置Ｑ４０においてより高い精度で複製されることである
。そのために、電流’１０は右側の分岐’３０へもつと
高い精度で写されることになる。すなわち、第１０図に
示す回路は、電流の精度を高くするためには、「飽和」
状態にある装置Ｑ２２に頼る必要はなく、装＠Ｑ２２が
装置Ｑ１□に対して鏡像対称である（装置Ｑ　の出力電
圧が装置Ｑ２□の端子間に反映される）という事実に異
存できるから、電圧■ＢＰは電流Ｉ２゜を電流’１０の
大きさが異る複製にする。電圧Ｖ　　が電圧■ＤＤと平
衡されると、Ｑ　を流れる負荷電流１　　−１　　は基
準電流４０　　　　　　　　　　ＬＯＡＤ　　　４０’
１０の大きさが変えられた複製である。自己反映増幅器
Ｕ４は増幅器Ｕ　とＵ６　（第９図）の代りつに用いる
ことができる。自己反映増幅器Ｕ１の最初の分岐し　に
おける電流’１０を制御する電圧■　を発生するために
増幅器Ｕ１としては従来の差動増幅器を用いることが好
ましい。

【図面の簡単な説明】

第１図は上部の層を分解して示す集積回路の一部を示す
斜視図、第２図は能動装置の出力電流と加えられたバイ
アスとその能動装置の出力電圧との関係を示すグラフ、
第３図は種々の能動装置を表す記号を示す図、第４図は
典型的なタイミング回路を示す回路図、第５図は本発明
を応用できるフェーズロック装置を示す回路図、第６図
は本発明の第１のバイアス回路を示す回路図、第７図は
本発明の第２の実施例が組込まれている集積回路を示す
厩念図、第８図は第３の実施例を示す回路図、第９図は
第４の実施例を示す回路図、第１０図は自己反射増幅器
を示す回路図である。 ５１０．５２０・・・フリップフロップ、５５０・・・
ＶＣＯ１６０２・・・ＩＣ基板、６００・・・第１のバ
イアス回路、６１０・・・電流基準素子、６５０・・・
電圧源、Ｑ　・・・典型的な装置、Ｑ２・・・動作ａ置
、Ｑ３・・・非類似装置、Ｕ・・・差動増幅橢、Ｌ・・
・分岐。 ’Ｉ’ｉｃ、　ｉ？ ろ ム、５

Claims (12)

【特許請求の範囲】
1. （１）集積回路において動作する能動装置の第１ゲート
   へ与えられることができて、その動作装置の第１の出力
   端子と第２の出力端子を通る電流の大きさを制御する基
   準バイアスレベルを発生するバイアス回路において、 動作装置とほぼ同一にするようにして、動作装置と一緒
   に集積回路中に一体に形成され、第２のゲート端子と第
   ３の出力端子および第４の出力端子を含む典型的な能動
   装置と、 この典型的な装置の第３の出力端子と第４の出力端子へ
   直列に接続され、典型的な装置の第３の出力端子と第４
   の出力端子の間に出力電圧を生ずる第１の大きさの基準
   電流を典型的な装置を通じて流す電流基準手段と、 希望の電圧を発生する電圧源手段と、 第３の出力端子と第４の出力端子の間に発生された出力
   電圧を検出し、検出した電圧を希望の電圧と比較し、バ
   イアスレベルを典型的な装置の第２のゲート端子へ与え
   て、典型的な装置の出力電圧を希望の電圧へ向って駆動
   する制御手段と、第２のゲート端子におけるバイアスレ
   ベルとそっくりのバイアスレベルを動作装置の第１のゲ
   ートへ供給することにより、第３のゲートおよび第４の
   ゲートを流れる動作電流の大きさが、典型的な装置の出
   力電圧にほぼ類似する動作電圧が動作装置の第１の出力
   端子と第２の出力端子の間に生じた時に、基準電流のほ
   ぼ大きさを変えられた写しであるような条件を構成する
   結合手段と、を備えることを特徴とする集積回路におけ
   る基準バイアスレベルを発生するバイアス回路。
2. （２）各典型的な動作装置は電界効果トランジスタを含
   むことを特徴とする特許請求の範囲第（１）項記載の集
   積回路における基準バイアスを発生するバイアス回路。
3. （３）電流基準手段は予め選択された許容範囲内の抵抗
   値を有する抵抗を備えることを特徴とする特許請求の範
   囲第（１）項記載の集積回路における基準バイアスレベ
   ルを発生するバイアス回路。
4. （４）電流基準手段は接続パッドを備え、この接続パッ
   ドは集積回路中に一体に形成されて、集積回路の外部に
   設けられている電流基準素子へ接続されるようになつて
   いることを特徴とする特許請求の範囲第（１）項記載の
   集積回路における基準バイアスレベルを発生するバイア
   ス回路。
5. （５）電圧源手段は、集積回路中に一体に形成された分
   圧源を備えることを特徴とする特許請求の範囲第（１）
   項記載の集積回路における基準バイアスレベルを発生す
   るバイアス回路。
6. （６）制御手段は差動増幅器を含み、この差動増幅器は
   、典型的な装置の出力電圧と希望の電圧の差を検出する
   ために第１の入力端子と第２の入力端子を有し、その入
   力端子は典型的な装置の第３の出力端子へ接続され、第
   ２の入力端子へは希望の電圧が供給され、差動増幅器は
   バイアス出力端子を更に有し、そのバイアス出力端子は
   、バイアスレベルを典型的な装置へ与えるために、典型
   的な装置の第２のゲートへ接続されることを特徴とする
   特許請求の範囲第（１）項記載の集積回路における基準
   バイアスレベルを発生するバイアス回路。
7. （７）結合手段はそっくりのバイアスレベルを第１の接
   続時間の間動作装置へ供給するためのスイッチング手段
   を含むことを特徴とする特許請求の範囲第（１）項記載
   の集積回路における基準バイアスレベルを発生するバイ
   アス回路。
8. （８）典型的な装置および動作装置にはほとんど類似で
   はない非類似の能動装置を更に備え、動作装置を通る動
   作電流の大きさを変えられた部分が非類似の装置を流れ
   るように、動作装置は非類似の装置に直列接続されるこ
   とを特徴とする特許請求の範囲第（１）項記載の集積回
   路における基準バイアスレベルを発生するバイアス回路
   。
9. （９）動作装置に結合され、動作装置の電圧を典型的な
   装置にほぼ等しくさせる動作電圧制御手段を更に備える
   ことを特徴とする特許請求の範囲第（１）項記載の集積
   回路における基準バイアスレベルを発生するバイアス回
   路。
10. （１０）動作電圧制御手段は、典型的な装置および動作
    装置にほとんど類似ではなく、第３ゲート端子と、第５
    の出力端子および第６の出力端子を有する非類似の能動
    装置と、 第３ゲートへ結合され、動作装置の第１の出力端子と第
    ２の出力端子の間に典型的な装置の出力電圧にほぼ等し
    い動作電圧を発生させるための非類似の装置を駆動する
    駆動バイアスを第３のゲートに発生するゲートバイアス
    手段と、 を含み、動作電流の大きさを変えられた部分が非類似の
    能動装置を流れるように、非類似の動作電流の第５の出
    力端子と第６の出力端子は動作装置の出力端子に直列接
    続されることを特徴とする特許請求の範囲第（９）項記
    載の集積回路における基準バイアスレベルを発生するバ
    イアス回路。
11. （１１）非類似の装置にほぼ等しいように集積回路中に
    一体に設けられ、第４のゲートを有する非類似の動作装
    置と、 第４のゲートへ結合され、第３のゲートへ与えられる駆
    動バイアスを非類似の動作装置の第４のゲートにおいて
    複製するゲートバイアス複製手段と、 を備えることを特徴とする特許請求の範囲第（１０）項
    記載の集積回路における基準バイアスレベルを発生する
    バイアス回路。
12. （１２）制御手段は自己反射増幅器を含み、この自己反
    射増幅器は、 所定の電流を通すようにされ、直列に配置された第１の
    複数の能動装置を含む電流基準分岐と、全体としてこの
    電流基準分岐の鏡像であり、直列に配置された第２の複
    数の能動装置を含む第１の対称的な分岐と、 この第１の対称的な分岐に全体として、直列に配置され
    た第３の複数の能動装置を含む第２の対称的な分岐と、 第１の対称的な分岐と第２の対称的な分岐に結合され、
    自己反射増幅器の第１の入力端子と鏡像である第１の入
    力端子に与えられた希望の電圧に典型的な装置の出力電
    圧がほぼ等しい時に、それぞれ基準分岐と、第１の対称
    的分岐および第２の対称的な分岐における第２の能動装
    置の同環境がほぼ類似するように、第１の対称的な分岐
    にほぼ同一の電流の流れを発生する電流平衡手段と、で
    構成され、第１の複数の能動装置中の１つの能動装置の
    第１の入力端子へ希望の電圧が与えられ、第１の複数の
    能動装置の第２の能動装置に所定の電流が流れることを
    許すために自身で調節する自己調節バイアスレベルを第
    １の複数の能動装置の第２の能動装置の第２の入力端子
    に発生するように、第１の複数の能動装置の第２の能動
    装置の第２の入力端子が第１の複数の能動装置の別の能
    動装置へ再生的に結合され、 第１の複数の能動装置なかの１つの能動装置の鏡像であ
    る第２の複数の能動装置中の１つの能動装置の鏡像第１
    の入力端子へ希望の電圧が与えられ、第１の複数の能動
    装置中の第２の能動装置の鏡像である第２の複数の能動
    装置中の第２の複数の能動装置中の第２の能動装置の鏡
    像第２の入力端子の基準分岐の第２の入力端子へ結合さ
    れて、第２の入力端子に発生された自己調節バイアスレ
    ベルを複製し、 第２の複数の能動装置中の１つの能動装置の鏡像である
    第３の複数の能動装置中の１つの能動装置電圧検出入力
    端子が典型的な装置の第３の出力端子と第４の出力端子
    の１つに接続されて典型的な装置の出力電圧を検出する
    ことを特徴とする特許請求の範囲第（１）項記載の集積
    回路における基準バイアスレベルを発生するバイアス回
    路。