JPS63151115A - Logic circuit device - Google Patents

Logic circuit device

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JPS63151115A
JPS63151115A JP61296772A JP29677286A JPS63151115A JP S63151115 A JPS63151115 A JP S63151115A JP 61296772 A JP61296772 A JP 61296772A JP 29677286 A JP29677286 A JP 29677286A JP S63151115 A JPS63151115 A JP S63151115A
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JP
Japan
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logic
switch
matrix
switches
circuit
Prior art date
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Application number
JP61296772A
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Japanese (ja)
Inventor
Ikuo Kurihara
郁夫 栗原
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Canon Inc
Original Assignee
Canon Inc
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Abstract

PURPOSE:To easily change the logic by connecting logic gates with switch matrixes which can be electrically controlled from the external. CONSTITUTION:When turning on/off of switches 26-28 or 43 of switch matrixes 10 is set by signals from the external, terminals of optional logic gates in a logic circuit device can be electrically connected to optional terminals of another logic gates to propagate a signal. Consequently, many kinds of logic function are realized because a logic circuit which can generate the logic where a prescribed logic output to the input of the device appears as the output of the device is realized by connection of internal logic gates corresponding to turning on/off of respective switches in switch matrixes 10. Since these logic functions are realized in accordance with turning-on/off of matrix switches 1, the logic is easily and quickly changed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路装置に関するものである。[Detailed description of the invention] [Industrial application field] The present invention relates to a logic circuit device.

〔従来の技術〕[Conventional technology]

従来より、論理ゲートをアレイ状に並べた論理回路は、
ゲートアレイとして半導体集積回路の形態で実現されて
いる。ゲートアレイでは、論理ゲートの接続を半導体回
路の製造工程の1つである金属配線工程により結線する
ことで行われている。したがって、論理の変更は金属配
線工程のフォトマスク変更により行われていた。
Traditionally, logic circuits in which logic gates are arranged in an array are
It is realized in the form of a semiconductor integrated circuit as a gate array. In gate arrays, logic gates are connected by wiring through a metal wiring process, which is one of the manufacturing processes of semiconductor circuits. Therefore, the logic has been changed by changing the photomask in the metal wiring process.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従って、従来の論理回路では一度完成された論理ゲート
の接続を変更することは多くの時間と費用を必要とする
という問題点を生じていた。また、ゲートアレイは本来
少量生産に向く半導体素子であるが、1台のみの生産に
ついては高価格とならざるをえない問題点もあった。さ
らに、ゲートアレイの開発時において、論理設計の検証
は計算機シ・ミュレーションで行われ、実際の電気的信
号で検証することは不可能であった。これらはいずれも
半導体製造工程の一部である金属層配線工程により結線
を行うことにより生じる問題点である。
Therefore, in conventional logic circuits, changing the connections of logic gates once completed requires a lot of time and expense. Furthermore, gate arrays are semiconductor devices that are originally suitable for small-quantity production, but there is a problem in that the production of only one unit requires a high price. Furthermore, during the development of gate arrays, verification of logic designs was performed using computer simulations, and verification using actual electrical signals was impossible. These are all problems that arise when connections are made in a metal layer wiring process that is part of the semiconductor manufacturing process.

すなわち、論理を製造工程において同時に作成すること
により生じていた問題点であり、製造個数が増大すれば
解決されるものもあるが、ただし論理設計の検証につい
ては生産数量に無関係に現状では不可能となフている。
In other words, this is a problem that has arisen due to the simultaneous creation of logic during the manufacturing process, and may be resolved if the number of products manufactured increases, but verification of logic design is currently impossible regardless of production volume. Tonafutaru.

本発明は、これら問題点を解決し、論理ゲートの接続を
変更可能とすることにより、汎用性に優れ、しかも論理
設計の検証も容易に行うことのできる論理回路装置を提
供することを目的とする。
An object of the present invention is to solve these problems and provide a logic circuit device that has excellent versatility and allows easy verification of logic designs by making it possible to change the connection of logic gates. do.

〔問題点を解決するための手段〕[Means for solving problems]

そのため、本発明は、マトリクス状に配置した配線群と
電気信号の入力に応じて配線間のオン/オフを切換え可
能なスイッチ群とを有するスイッチ手段と、 スイッチ手段に結合され、アレイ状に配置された論理ゲ
ートを含む論理回路と、 スイッチ群に対し、電気信号を供給する指令手段とを具
えたことを特徴とする。
Therefore, the present invention provides a switch means having a group of wires arranged in a matrix and a group of switches capable of switching on/off between the wires according to the input of an electric signal, and a switch group coupled to the switch means and arranged in an array. and a command means for supplying an electrical signal to the switch group.

〔作 用〕[For production]

すなわち、本発明によれば、論理ゲートの接続変更が電
気信号の供給により簡単に行えるようになり、論理機能
の変更が簡単となる。
That is, according to the present invention, the connections of logic gates can be easily changed by supplying electrical signals, and the logic functions can be easily changed.

〔実施例〕 以下、図面を参照して本発明の詳細な説明する。〔Example〕 Hereinafter, the present invention will be described in detail with reference to the drawings.

第1図は本発明論理回路装置の一実施例に係るスイッチ
マトリクスの一構成例を示す。ここで、1は縦方向の配
線rl、r2.・・・、rmと横方向の配線cl、c2
.・・・、anとを接続させるマトリクススイッチ、2
は左右または上下の隣接ブロック(第3図参照)間を接
続するスイッチである。第1図ではスイッチマトリクス
横方向としてn木の配線、縦方向としてm木の配線の場
合を示しており、マトリクススイッチ1がmxn個で、
ブロック間の接続スイッチ2と合せて合計(n+1)x
(m+1)個のスイッチの集合体である。
FIG. 1 shows an example of the configuration of a switch matrix according to an embodiment of the logic circuit device of the present invention. Here, 1 is the vertical wiring rl, r2 . ..., rm and horizontal wiring cl, c2
.. ..., a matrix switch that connects an, 2
are switches that connect left and right or upper and lower adjacent blocks (see FIG. 3). Figure 1 shows a switch matrix with n-tree wiring in the horizontal direction and m-tree wiring in the vertical direction, with mxn matrix switches 1,
Total (n+1)x including connection switch 2 between blocks
It is a collection of (m+1) switches.

すなわち、mxnのスイッチマトリクスは、上下左右に
隣接するブロックとスイッチ2を介してそれぞれ接続す
る端子を有している。
That is, the mxn switch matrix has terminals that are connected to blocks adjacent to each other vertically, horizontally, and horizontally via the switches 2, respectively.

第2図は第1図示のスイッチマトリクスに結合可能な論
理ゲートブロックの一例を示し、ここでは第1図におけ
る縦方向の配線rl、r2.・・・。
FIG. 2 shows an example of a logic gate block that can be coupled to the switch matrix shown in FIG. 1, and here vertical wiring rl, r2 . ....

rmと接続可能なものを示している。3で示す論理ゲー
トは、少なくとも2つ以上の入力を受容し、出力を否定
論理で構成する論理ゲートであり、第2図示の例では2
入力NAND回路により構成している。なお、1つのブ
ロックに含まれるゲートの数は任意所望であり、またゲ
ートの種類も任意の組合わせが可能である。本例では、
1個又は複数のゲートの入力端子の数と出力端子の数と
の総和かmとなるように組合せが必要である。
Shows items that can be connected to rm. The logic gate indicated by 3 is a logic gate that accepts at least two or more inputs and has an output of negative logic, and in the example shown in the second figure, 2
It consists of an input NAND circuit. Note that the number of gates included in one block can be any desired, and the types of gates can be combined in any desired manner. In this example,
A combination is required so that the sum of the number of input terminals and the number of output terminals of one or more gates is m.

第3図は本発明を適用した論理回路装置の一実施例を示
し、第1図で示したようなスイッチマトリクスと第2図
で示したような論理ゲートブロックとの組合せにより構
成できる。図において、10はスイッチマトリクス、1
2は論理ゲートブロックを示す。第3図においては6個
のスイッチマトリクス10と4個の論理ゲートブロック
12とにより構成した場合を示しているが、構成要素の
配設個数は任意であり、例えばスイッチマトリクスの未
接続の端子に同様のスイッチマトリクスを接続して行く
ことにより、装置の拡張が可能である。
FIG. 3 shows an embodiment of a logic circuit device to which the present invention is applied, which can be constructed by a combination of a switch matrix as shown in FIG. 1 and a logic gate block as shown in FIG. In the figure, 10 is a switch matrix, 1
2 indicates a logic gate block. Although FIG. 3 shows a configuration consisting of six switch matrices 10 and four logic gate blocks 12, the number of components can be arranged arbitrarily; for example, the unconnected terminals of the switch matrix The device can be expanded by connecting similar switch matrices.

14は装置外部へ信号を出力するための出力バッファ回
路、16は装置外部より信号を入力す。
14 is an output buffer circuit for outputting a signal to the outside of the device, and 16 is an output buffer circuit for inputting a signal from outside the device.

るための入力バッファ回路である。これらバッファ回路
14および16についても、スイッチマトリクスにより
分岐を行うことで任意の個数の増設が可能である。
This is an input buffer circuit for These buffer circuits 14 and 16 can also be expanded to any desired number by branching using a switch matrix.

18は各スイッチマトリクス10内の各スイッチ1に対
して、そのオン/オフを各別に指定するスイッチマトリ
クス制御回路であり、外部の入力装置20よりの入力に
応じて各スイッチへの制御信号出力を行う。
18 is a switch matrix control circuit that individually specifies on/off for each switch 1 in each switch matrix 10, and outputs a control signal to each switch according to input from an external input device 20. conduct.

第3図においてスイッチマトリクス制御回路18は独立
したブロックとして示しているが、半導体装置として本
発明に係る論理回路装置を実施する場合には、スイッチ
マトリクス10を構成するスイッチ1の数はきわめて多
数となるので、スイッチマトリクス制御回路18とスイ
ッチ1とを離隔して配置することは必要な相互の配線が
多数となるために困難であり、従りてスイッチマトリク
ス制御回路18をスイッチマトリクスlOの内部に組み
入れた形態とするのが望ましい。そして、スイッチマト
リクス制御回路18には、マトリクススイッチ1の数に
相当するビット数のメモリを持たせることにより、外部
より入力されるスイッチ1のオン/オフ決定情報を受容
する入力端子の数を低減化することができる。すなわち
、本例に係る論理回路装置では、スィッチマトリクス制
御回路18内部のメモリにオン/オフの情報を書き込む
ことにより、全体の論理が決定できる。
Although the switch matrix control circuit 18 is shown as an independent block in FIG. 3, when implementing the logic circuit device according to the present invention as a semiconductor device, the number of switches 1 constituting the switch matrix 10 is extremely large. Therefore, it is difficult to arrange the switch matrix control circuit 18 and the switch 1 apart from each other because a large number of mutual wirings are required. It is desirable to have a form that incorporates By providing the switch matrix control circuit 18 with a memory whose number of bits corresponds to the number of matrix switches 1, the number of input terminals that receive the on/off decision information of the switches 1 inputted from the outside is reduced. can be converted into That is, in the logic circuit device according to this example, the overall logic can be determined by writing on/off information into the memory inside the switch matrix control circuit 18.

入力装置20としては、論理設計に際して用いるキーボ
ードとしてもよく、あるいはスイッチ情報を格納した磁
気ディスクや磁気テープ等の記憶媒体を用いる外部記憶
装置等であってもよい。
The input device 20 may be a keyboard used during logic design, or an external storage device using a storage medium such as a magnetic disk or magnetic tape that stores switch information.

第4図はマトリクススイッチ1のオン/オフを決定する
ための回路、すなわちスイッチマトリクス10とその制
御回路18とを組合せた回路の構成例を示し、ここで2
6.27および28はスイッチ1として働<MOSl−
ランジスタ、29゜30および31はシストレジスタで
ある。35はスイッチのオン/オフを決定するためのデ
ータ入力端子、36はシフトレジスタ29〜31のシフ
トを行うためのクロック入力端子であり、入力装置20
に結合できる。すなわち、第4図示の回路構成により、
スイッチマトリクスのオン/オフが外部よりの電気信号
により制御できることになる。
FIG. 4 shows a configuration example of a circuit for determining on/off of the matrix switch 1, that is, a circuit that combines the switch matrix 10 and its control circuit 18.
6.27 and 28 act as switch 1<MOSl-
The transistors 29, 30 and 31 are registers. 35 is a data input terminal for determining on/off of the switch, 36 is a clock input terminal for shifting the shift registers 29 to 31, and the input device 20
Can be combined with That is, with the circuit configuration shown in FIG.
On/off of the switch matrix can be controlled by an external electrical signal.

なお、第4図においては簡略のためにシフトレジスタを
3個としているが、シフトレジスタはすべてのスイッチ
マトリクス10に含まれるスイッチ1の個数だけ配設す
るのが望ましい。
Although three shift registers are shown in FIG. 4 for the sake of simplicity, it is desirable to provide the same number of shift registers as the number of switches 1 included in all switch matrices 10.

第5図はマトリクススイッチ1のオン/オフを決定する
ための回路他の構成例を示す。ここで、43がマトリク
ススイッチの1つを示し、42が1ビツト分のRAMセ
ルを示す。44および45は、それぞれXYのマトリク
スにより1ビツトのRAMセルを選択するための入力装
置20からの選択信号線およびデータ信号線である。第
5図示の構成においては、スイッチマトリクス10内の
各スイッチ43に対応して1ビツトのRAMセル12を
設け、そのRAMセル42の内容によりマトリクススイ
ッチ43のオン/オフを制御する。
FIG. 5 shows another example of the configuration of a circuit for determining whether the matrix switch 1 is turned on or off. Here, 43 indicates one matrix switch, and 42 indicates a 1-bit RAM cell. Reference numerals 44 and 45 denote a selection signal line and a data signal line, respectively, from the input device 20 for selecting a 1-bit RAM cell using an XY matrix. In the configuration shown in FIG. 5, a 1-bit RAM cell 12 is provided corresponding to each switch 43 in the switch matrix 10, and the on/off of the matrix switch 43 is controlled by the contents of the RAM cell 42.

すなわち、各RAMセルは全体としてRAMを構成し、
外部の入力装置20より任意所望のオン/オフデータを
書き込めるものである。
That is, each RAM cell constitutes a RAM as a whole,
Any desired on/off data can be written using an external input device 20.

第4図または第5図示の構成において、スイッチマトリ
クス10のスイッチ26〜28または43のオン/オフ
を、外部よりの信号で設定すると、論理回路装置内の任
意の論理ゲートの端子を他の任意の端子に電気的に接続
して信号の伝搬を行うことが可能となる。したがって、
装置の入力に対して所定の論理出力が装置の出力として
表れる論理を発生可″能な論理回路を、スイッチマトリ
クス10内の各スイッチをオン/オフに応じた内部の論
理ゲートの接続により実現できるので、本例に係る装置
は多種の論理機能を実現可能となる。そして、この論理
機能はマトリクススイッチ1のオン/オフに応じて実現
されていることから、論理の変更も容易かつ迅速に行う
ことができる。
In the configuration shown in FIG. 4 or 5, when the switches 26 to 28 or 43 of the switch matrix 10 are turned on or off by an external signal, the terminals of any logic gate in the logic circuit device can be turned on or off by an external signal. It becomes possible to propagate signals by electrically connecting to the terminals of. therefore,
A logic circuit capable of generating logic in which a predetermined logic output appears as the output of the device in response to the input of the device can be realized by connecting internal logic gates according to whether each switch in the switch matrix 10 is turned on or off. Therefore, the device according to this example can realize various logical functions.And since this logical function is realized according to the on/off of the matrix switch 1, the logic can be changed easily and quickly. be able to.

第6図は本発明に係るスイッチマトリクスの他の実施例
を示し、スイッチマトリクスを3次元のマトリクスとし
て構成したものである。すなわち、X方向の配置jlx
l、x2.・・・およびY方向の配線3/1. y2.
・・・に対してZ方向に新たに配線zl、z2.・・・
を設け、それぞれの交点に対してスイッチ53を付加し
たものである。この例では、論理ゲート人出力1本当り
のスイッチは2個となる。
FIG. 6 shows another embodiment of the switch matrix according to the present invention, in which the switch matrix is configured as a three-dimensional matrix. That is, the arrangement in the X direction jlx
l, x2. ...and Y-direction wiring 3/1. y2.
New wiring zl, z2 . ...
, and a switch 53 is added to each intersection. In this example, there are two switches per logic gate output.

このような3次元構成のスイッチマトリクスに対し、第
4図または第5図のような回路を適用すれば論理ゲート
相互の接続の自由度は一層拡大される。なお、3次元の
マトリクススイッチを使用する場合には、装置全体の構
成も3次元の構成となる。
If a circuit such as that shown in FIG. 4 or 5 is applied to such a three-dimensional switch matrix, the degree of freedom in connecting logic gates to each other will be further expanded. Note that when a three-dimensional matrix switch is used, the configuration of the entire device also becomes a three-dimensional configuration.

以上説明したような各実施例に係る装置によれば、これ
を単体として用いる場合には論理の変更が可能となるの
みならず、論理の変更を行える点を利用して論理シミュ
レータとしての使用も可能となる。
According to the devices according to the embodiments described above, when used as a standalone device, it is not only possible to change the logic, but also it can be used as a logic simulator by taking advantage of the fact that the logic can be changed. It becomes possible.

また、上述の各側に係る装置を多数製造する場合、1台
当りの製造費用は従来のゲートアレイを1個製造するに
要する費用に比して十分小さくなり、論理を変更可能な
汎用機として用いることができることから、少量の論理
回路装置として使用する場合はゲートアレイより格段に
有利となる。
In addition, when manufacturing a large number of devices related to each side mentioned above, the manufacturing cost per device is sufficiently lower than the cost required to manufacture one conventional gate array, and it can be used as a general-purpose device whose logic can be changed. Therefore, when used as a small-scale logic circuit device, it is much more advantageous than a gate array.

〔発明の効果) 以上説明したように、本発明によれば、外部より電気的
に制御可能なスイッチマトリクスにより論理ゲートの接
続を行うことができるようにしたことにより、容易に論
理の変更が可能となり、本発明に係る装置を半導体装置
として実現した場合、あらゆる論理機能に対応できる汎
用性に富んだ論理回路としての利用が可能となる。また
、通常のゲートアレイを製造する前段階の論理設計の検
証にも利用できる。
[Effects of the Invention] As explained above, according to the present invention, logic can be easily changed by connecting logic gates using a switch matrix that can be electrically controlled from the outside. Therefore, when the device according to the present invention is realized as a semiconductor device, it can be used as a versatile logic circuit that can support all logic functions. It can also be used to verify logic designs before manufacturing regular gate arrays.

さらに、論理機能をスイッチマトリクスにより変更でき
ることから、論理出力をスイッチマトリクスに帰還する
ことにより学習機能を論理装置に付加することもできる
ようになる。
Furthermore, since the logic function can be changed by the switch matrix, it is also possible to add a learning function to the logic device by feeding back the logic output to the switch matrix.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明論理回路装置に係るスイッチマトリクス
の一実施例を示す回路図、 第2図は第1図示のスイッチマトリクスに結合可能な論
理ゲートブロックの一構成例を示す回路図、 第3図は第1図および第2図示の回路を用いた本発明の
一実施例を示すブロック図、 第4図および第5図゛は、スイッチマトリクスに含まれ
る各スイッチのオン/オフを決定するための回路の2例
を示す回路図、 第6図は本発明に係るスイッチマトリクスの他の実施例
を示す回路図である。 1.26,27,28,43.53・・・マトリクスス
イッチ。 3・・・論理ゲート、 ■0・・・スイッチマトリクス、 12・・・論理ゲートブロツ久 18・・・スイッチマトリクス制御回路、20・・・入
力装置、 29.30.31・・・シフトレジスタ、42・・・R
AMセル、 cl、  ・・・、  cn、  rl、  −・・、
  rm、  xi。 x2.yl、y2・・・マトリクス配線。 第2図 第4図 第5図 第6図
1 is a circuit diagram showing one embodiment of a switch matrix according to the logic circuit device of the present invention; FIG. 2 is a circuit diagram showing an example of the configuration of a logic gate block that can be coupled to the switch matrix shown in FIG. 1; The figure is a block diagram showing an embodiment of the present invention using the circuit shown in Figures 1 and 2. Figures 4 and 5 are for determining on/off of each switch included in the switch matrix. FIG. 6 is a circuit diagram showing another embodiment of the switch matrix according to the present invention. 1.26, 27, 28, 43.53... Matrix switch. 3...Logic gate, ■0...Switch matrix, 12...Logic gate block 18...Switch matrix control circuit, 20...Input device, 29.30.31...Shift register, 42 ...R
AM cell, cl,..., cn, rl, -...,
rm, xi. x2. yl, y2...matrix wiring. Figure 2 Figure 4 Figure 5 Figure 6

Claims (1)

【特許請求の範囲】 マトリクス状に配置した配線群と電気信号の入力に応じ
て配線間のオン/オフを切換え可能なスイッチ群とを有
するスイッチ手段と、 該スイッチ手段に結合され、アレイ状に配置された論理
ゲートを含む論理回路と、 前記スイッチ群に対し、前記電気信号を供給する指令手
段とを具えたことを特徴とする論理回路装置。
[Scope of Claims] Switch means having a group of wires arranged in a matrix and a group of switches capable of switching on/off between the wires according to the input of an electric signal; A logic circuit device comprising: a logic circuit including arranged logic gates; and command means for supplying the electrical signal to the switch group.
JP61296772A 1986-12-15 1986-12-15 Logic circuit device Pending JPS63151115A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0376905A2 (en) * 1988-12-28 1990-07-04 STMicroelectronics S.r.l. Programmable logic device having a plurality of programmable logic arrays arranged in a mosaic layout together with a plurality of interminglingly arranged interfacing blocks
JP2015092687A (en) * 2010-01-20 2015-05-14 株式会社半導体エネルギー研究所 Semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0376905A2 (en) * 1988-12-28 1990-07-04 STMicroelectronics S.r.l. Programmable logic device having a plurality of programmable logic arrays arranged in a mosaic layout together with a plurality of interminglingly arranged interfacing blocks
JP2015092687A (en) * 2010-01-20 2015-05-14 株式会社半導体エネルギー研究所 Semiconductor device
US9614097B2 (en) 2010-01-20 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10454475B2 (en) 2010-01-20 2019-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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