JPS6312934U - - Google Patents
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- Publication number
- JPS6312934U JPS6312934U JP10577186U JP10577186U JPS6312934U JP S6312934 U JPS6312934 U JP S6312934U JP 10577186 U JP10577186 U JP 10577186U JP 10577186 U JP10577186 U JP 10577186U JP S6312934 U JPS6312934 U JP S6312934U
- Authority
- JP
- Japan
- Prior art keywords
- switch
- circuit
- analog
- analog switches
- response time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Electronic Switches (AREA)
Description
第1図はこの考案の一実施例であるIC化アナ
ログスイツチを制御するアナログスイツチ制御回
路を示す図、第2図及び第3図は、それぞれこの
考案の他の実施例であるIC化アナログスイツチ
を制御するアナログスイツチ制御回路を示す図、
第4図は、第2図のIC化アナログスイツチを制
御するアナログスイツチ制御回路における動作状
態の各部のタイムチヤートを示す図、第5図は従
来のIC化アナログスイツチの構成を示す図、第
6図は、第5図のIC化アナログスイツチの制御
回路の第1例を示す図、第7図は、第5図のIC
化アナログスイツチの制御回路の第2例を示す図
、第8図は、第7図のIC化アナログスイツチの
制御回路における動作状態の各部のタイムチヤー
トを示す図である。 図において、1……IC化アナログスイツチ、
2……制御回路、3,16……負荷、4,17…
…インピーダンス素子、12……アナログスイツ
チ制御回路、13……遅延回路、14……AND
回路、15……NOR回路、SW1〜SWn……
アナログスイツチ、A1〜An,S,S1〜Sn
……入力端子、B1〜Bn……出力端子である。
なお、各図中、同一符号は同一、又は相当部分を
示す。
ログスイツチを制御するアナログスイツチ制御回
路を示す図、第2図及び第3図は、それぞれこの
考案の他の実施例であるIC化アナログスイツチ
を制御するアナログスイツチ制御回路を示す図、
第4図は、第2図のIC化アナログスイツチを制
御するアナログスイツチ制御回路における動作状
態の各部のタイムチヤートを示す図、第5図は従
来のIC化アナログスイツチの構成を示す図、第
6図は、第5図のIC化アナログスイツチの制御
回路の第1例を示す図、第7図は、第5図のIC
化アナログスイツチの制御回路の第2例を示す図
、第8図は、第7図のIC化アナログスイツチの
制御回路における動作状態の各部のタイムチヤー
トを示す図である。 図において、1……IC化アナログスイツチ、
2……制御回路、3,16……負荷、4,17…
…インピーダンス素子、12……アナログスイツ
チ制御回路、13……遅延回路、14……AND
回路、15……NOR回路、SW1〜SWn……
アナログスイツチ、A1〜An,S,S1〜Sn
……入力端子、B1〜Bn……出力端子である。
なお、各図中、同一符号は同一、又は相当部分を
示す。
Claims (1)
- スイツチON応答時間及びスイツチOFF応答
時間がそれぞれほぼ同じの2個以上のアナログス
イツチをそれぞれ制御する回路において、遅延回
路、NOR回路及びAND回路をそれぞれ1個ず
つ用いて、1つの入力制御信号にて前記各アナロ
グスイツチをコンプリメンタリに動作させ、かつ
この各アナログスイツチのON/OFF時刻を前
記入力制御信号の立上がり/立下がり時刻よりス
イツチOFF応答時間分だけ遅延させるようにし
て、2つのアナログスイツチが同時にONとなら
ないように制御することを特徴とするアナログス
イツチ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10577186U JPS6312934U (ja) | 1986-07-10 | 1986-07-10 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10577186U JPS6312934U (ja) | 1986-07-10 | 1986-07-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6312934U true JPS6312934U (ja) | 1988-01-28 |
Family
ID=30980511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10577186U Pending JPS6312934U (ja) | 1986-07-10 | 1986-07-10 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6312934U (ja) |
-
1986
- 1986-07-10 JP JP10577186U patent/JPS6312934U/ja active Pending