JPS63121311A - スイツチト・キヤパシタを用いた離散フ−リエ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はスイッチト・キャパシタを用いた離散フーリ
エ変換回路に関し、特に、容量に充電された電荷を高速
スイッチング素子で後段に伝達するスイッチドパ１：ヤ
バシタ（以下、ＳＣと略称づる）を用いて、入力信号に
含まれるすべての複素スペクトル成分をｌｌｌｆｉ敗フ
ーリエ変換するような１チツプＩＣ化を０指した離散フ
ーリエ変換回路に関する。

［従来の技術］ １ｉｆｔ　ｒｌｆｊ　７−　ＩＪ　工変換（Ｄ　１ｓｃ
ｒｅｔｃ　　Ｆ　ｏｕｒｉｅｒ　　Ｔｒａｎｓｒｏｒｍ
　：　Ｄ　Ｆ　Ｔ　）は、フーリエ変換をディジタル計
ｎ機によりＨ−ｔ　Ｏが可能となるようにしたものであ
って、特に計算速度を飛躍的に向上さ往た高速フーリエ
変換（Ｆ　１ｒｓｔ　　Ｆ　ｏｕｒｉｅｒ　　Ｔ　ｒａ
ｎｓｒｏｒｍ　：ＦＦＴ）が発表されて以来、スペクト
ル解析やディジタルフィルタなどの信号処理の分野で広
く用いられている。さらに、最近のＬＳＩ技術の進歩に
伴なって専用ハードウェアで構成され、スペクトルアノ
−ライブなどに応用されている。しかしながら、それら
Ｃユ５！精度で実現できるが、△／Ｄ変換やＤ／Ａ変換
などによる処理時間の増加、８置のＪ１１２模、コスト
の増大などの面で問題となる。

そこで、ＯＦＴをアナログ的に実行し、実時間処理が可
能となるように工夫したのがアナログフーリエ変換器で
あり、ＤＦＴの定義式をそのまま実行したもの、Ｗ！送
波を用いたもの１周波数り゛ンブリングフィルタの手法
によるもの、チャーブＺ変換によるものなどの多くの手
法が提案され、ＣＯＤやＳＣ回路などで集積化も試みら
れている。

［発明が解決しよ・うとする問題点］ しかしながら、ｌ述の手法は主どしてフーリ：ｒ：変換
器までであり、逆変換（Ｔ　ｎｖｅｒｃｅ　　Ｄ　１ｓ
ｃｒｅｔｅ、　Ｆ　ｏｕｒｉｅｒ　　Ｔ　ｒａｎｓｆｏ
ｒｍ　：　Ｅ　Ｄ　Ｆ　Ｔ　）過程については、その手
法を示唆するに留まり、はとんど具体的に考慮されＣい
ない。

それゆえに、この発明の主たる目的は、単にスペクトル
を求めるＤＦＴとしてだけでなり、ＤＦＴ出力を、さら
にＩＤＦＴすることに１１を詩き、（のＩ　Ｄ　Ｆ　Ｔ
の際に種々の操作を行なって、スペクトル変換２や音声
信号、地震波形、海底ソナー信号の解析合成などへの応
用に適し、さらに回路全体をＳＣ化したスイップート・
キャパシタを用いた列数フーリエ変換回路を提供するこ
とである。

ｃ問題点を解決するための手段］ この発明は入力信号を離散してその入力信号に含まれる
すべての複素スペクトル成分を同時に抽出するスイッチ
ト・キャパシタを用いた離散フーリエ変換回路であって
、それぞれが縦続接ｆ−され、入力信号によって充電さ
れる充電ｍＷをクロックパルスに応じてスイッチングす
るスイッチング素子によって順次後段に伝達する複数の
遅延手段と、入力信号が与えられる入力端と各遅延手段
の出力端とに接続され、入力＊ｍど＠遠＊ＩＲとの比に
よって各スペクトル成分と位相醇とを表わす乗算係数が
設定され、クロックパルスに応じてスイッチングＪるス
イッチング素子によって帰還容量の充電電画を出力する
Ｍｌ数の係数乗算手段と、複数の係数乗算手段の出力を
加算する加算手段とから構成される。

［作用］ この発明に係るスイッチト・キャパシタを用いた離散フ
ーリエ変換回路は、入力信号をＮ敗の遅延手段によって
遅延して順次遅延した出力を決定し、係数乗算手段によ
って、入力信号に含まれる各スペクトル成分と移相量を
設定し、各係数ｉｎ手段出力を加算することによって正
弦波の形でスペクトル成分を抽出できる。

［発明の実施例］ まず、実施例について説明する前に、この発明の原理に
ついて詳細に説明する。、Ｎ個のｔンブル値入力Ｘ　　
（ｎ　Ｔ）　　（ｎ　−０，１・Ｎ−１）の第に次のＤ
ＦＴおよびｌ０ＦＴは次の第（１）式Ｊ３よび第（２）
式で定義される。ここで、Ｔはり“ンブｎ＝ｏ、１．・
・・Ｎ−１ 上述の第（１）式および第（２）式をそれぞれアナログ
回路で実現する場合、実部、虚部を別々に求めねばなら
ないため、回路が大規模かつ複雑になり、処理時間も長
くなる。

さらに、入力ｘ（ｎＴ）からＤＦＴによりＹｋを求め、
所望の処理をした上で、ＩＤＦＴの出力を得る一連の装
置を考える場合には、それらは倍加される。そこで、次
のように第（１）式のＤＦＴの過程に、第（２）式のｒ
ＤＦＴの過程の一部の指数項を乗算した形の、時間系列
のＤＦＴ出力累ｋ　　（１’ｒ）（１−０，１，２・・
・Ｎ−１）を考える。ここで、指数項に含まれる周波数
の次数ｋをｐに置換えて区別する。

１×に１が絶対振幅値であり、Ｏｋが位相であるとして
、次の第（３）式のように設定する。

Ｘｋ　”ＩＸｋ　Ｉｅｘｐ　　（Ｊθｘ）”（３）した
がって、上述の第（１）式は次の第（４）式にに！！換
えられる。

、Ｙｋ　　（ｉ　Ｔ）　−Ｘｋ　ｅｘｐ　　（Ｊ２πｋ
ｎ／Ｎ）ｐｔ−を −［Σｘ　　（ｎ　Ｔ）　ｅｘａ　　（−ｊ２πｎｋ／
Ｎ）　１ｅｘｐ貴噌 （」２πｋｐ／ｎ　） −Σｘ　　　（ｎ　　Ｔ）（３ＸＥｌ　　　［Ｊ２　　
π　（ｉｐ−ｎｋ）　　／Ｎ１隻豐・ ＝−１）Ｘｋ　　Ｉｅｘｐ−Ｊ　　（２πｌｐ／Ｎ＋θ
ｇ）・・　＜４）次に、導入のｐをｋに応じて変化させ
ることをシーＩ　　　　　ｅ仲咀 一Σｘ　　（ｎＴ）ｃ　　Ｎ・・・（５）すなわち、こ
のＤＦＴ出力は入力信りに含まれる各周波数成分と位相
ｍθ試を伴ない、（れぞれの周波数の正弦波信号の形で
表わされる。これは、ＯＦＴの出力のもとの形が基本離
散周波数の関数であるにもかかわらず、Ｙｋは既にＩＤ
ＦＴの出力の一部と同様に離散時間の関数の形であるこ
とを意味している。したがって、［Ｄ　Ｆ　Ｔの出力Ｘ
（１■）はそれぞれのｋのＤＦＴ出力を加ｒ１するだけ
で実現でさ、次の第（６）式で表わされる。

ゆえに、このようなりＦＴからＩＤＦＴへのシステムは
ｒＤＦＴをｌ！！潔化するために好ましいということが
できる。

ｘ　　（１Ｔ）＝　（１／ＮＴ）ＩＹｋ　　（ＩＴ）に
１０ ・・・（６） さらに、回路構成を簡単にするために１．１：述の第こ
こで、ｋ＝０．１・・・Ｎ−１である。

しかしながら、このままでは複素数のＫｌ　Ｏを実行し
なければならず、これは回路の複雑化、大規模化を意味
する。そこで、実数項のみを扱うことを考える。周波数
軸上で×。、２＋　＊　Ｘｔ・・・　ｙＨ／２・・・Ｘ
５−２．χＮ−１においで、Ｘｌ、Ｘ２・・・とＸ　Ｎ
−２１１ＸＮ−１と互いに共作であるので、［ＤＦＴの
定義式を次のように変形してもよい。

＠ｋ　　ｌ　ｃｏｓ　　［（２πｎｋ／Ｎ　）　　＋θ
Ｋ　　］　　＋　　（１／Ｎ）次Ｎｌ？ ただし、γ。と￥Ｎ１２は直流成分を表わす。したがっ
て、ｒＤＦＴに必要な周波数成分はに一１〜Ｎ／２−１
のＮ／２個でよい。さらに、−Ｌ述の第（８）式の第２
項は第（５）式の実部に相当している。このようなこと
は、第（７）式についてもいえる。したがっＵ、ＤＦＴ
の過程においては実部のみを実行し、それらを加算する
ことにより逆変換が実現できる。

その結果、第（７）式は次の第（９）式のように簡単に
表わすことができる。

’ｋｋ　　（１Ｔ）＝ΣＸ　　［（１−ｎ　）　Ｔ］ｃ
ｏｓ　　（２πｎｋ／Ｎ）　　・・・（９） ただし、ｋ−０，１・・・Ｎ／２−１である。

また、逆変換は、次の第〈１０）式のように表型ｋ　　
（ｉＴ） ・・・　（１０） ただし、ｉ−０，１・・・Ｎ−１である。

ここで、上述の第（９）式に７変換を施すと、次の第（
１１）式で表わすことができる。

Ｙｋ　　（Ｚ）／Ｘｋ　　（Ｚ） メーＣ −Σａ　＊　Ｂ　Ｚ　−’　　　　　　・・・（１１）
ただし、ａ　Ｋ　、　−ＣＯ３（２＋ｒｋｎ／Ｎ）　。

ｋ−０，１，・・・Ｎ／２−１である。

−【二連の第（１１）式から定係数の非巡回ゲイジタル
フＣルタと同型となる。

上述の原理に填づいて、以下にこの発明の一実施例につ
いで説明する。

第１図はこの発明の一実施例のａｌｌフーリエ変換回路
のブロックダイヤグラムである。第１図に３３いて、入
力端１０には入力信号が与えられる。

（して、入力端１０には、複数のＳＣＣ延延回路１１１
２・・・１ｎが縦続接続される。これらのＳＣ遅延回路
１１．１２・・・１ｎは入力信号を順次遅延して、前述
の第（１１）式の時間系列に応じた信号を出力するもの
である。さらに、入力端１０にはＳＣ係数乗算回路２０
が接続され、各５Ｃ７Ｉ延回路１１．１２・・・１ｎの
出力にはＳＣ係数乗算回路２１．２２・・・２ｎが接続
される。これらのＳＣ係数乗算回路２０．２１．２２・
・・２ｎは第（１１）式の定数ａ　Ｋ　ｎ　−ｃｏｓ　
　（２πｋｎ／Ｎ　）を設定するものである。各ＳＣ係
数乗算回路２０．２１．２２・・・２ｎ出力は船体回路
５に与えられ、（れぞれの信号が加算され、ｌＪ本同周
波数正弦波の形で信号が出力される。

第２図は第１図に示したＳＣ遅延回路の一例を示す電気
回路図であり、第３図はＳＣ遅延回路の他の例を示す電
気回路図であり、第４図はＳＣ遅延回路の（の他の例を
示す電気回路図である。

次に、第２図を参照して、ＳＣａ延回路の構成について
説明する。前段の第１の演算増幅器１１１の一方入力端
（−入力端）には入力信号が勺えられるとともに、この
一方入力端はスイップ・ング素子１１２の一方の接点に
接続される。′ｔ４ｔ３増幅器１１１の他方入力端（＋
入力側）は接地され、その出力端はスイッチング素子１
１３の一方の接点に接続される。スイッチング素子１１
２および１１３の共通接点には帰還用コンデンサ１１４
が接続される。スイッチング素子１１２の他方接点は後
段の第２の演算増幅器１１５の一方入力端（−入力端）
に接続されるとともに、スイッチング素子１１６の一方
接点に接続される。

演算増幅器１１５の他方入力端（十入力側）は接地され
、その出力端はスイッチング素子１１８の他方接点に接
続される。スイッチング素子１１６および１１８の共通
接点には帰還用コンデンサ１１７が接続される。スイッ
チング素子１１６の他方接点は出力端に接続され、スイ
ッチング素子１１８の他り接点は接地される。なお、演
算増幅Ｗ１１１．１１５としてはたとえばＬＦ３５６を
用いることができ、スイッチング素子１１２，１１３．
１１６．１１７としてはＣ−ＭＯ８１４０Ｇ６を用いる
ことができる。

次に、動作について説明する。スイッチング素子１１２
および１１３はクロックパルスφに応じて（れぞれ一方
接点側に切換えられ、帰還用コンデンサ１１４が演算増
幅器１１１の入出力端に接続される。′ｆＩＪ算増幅器
１１１の一方入ｈ　ｆ４Ａに入力信号が与えられると、
イの入力信号によって帰還用コンデンサ１１４が充電さ
れる。次に、クロックパルスφが与えられると、スイッ
チング素子１１２および１１３はそれぞれ他方接点側に
切換えられる。したがって、帰還用コンデンサ１１４に
充電された電荷は第２の演口増幅′／ｌ１１１５の一方
入力端に与えられることになる。

このとき、後段のスイッチング素子１１６１３よび１１
８はクロックパルスφに応じて一方接点側に切換えられ
ており、したがってｆｄ　ｍ用コンデンサ１１７は演算
増幅器１１５の入出力間に接続されることになる。この
ＩＩ用ｒＡ算増幅器１１７は入力側の帰還用コンデンソ
１１４に充電された電荷に応じて充電される。そして、
再びクロックパルスφが与えられると、スイッチング素
子１１６および１１８はそれぞれ他方接点側に切換えら
れ、帰還用コンデン＋ｔ１１７に充電された電荷が出力
される。なお、クロックパルスφはクロックパルスφに
比べて半クロック周期遅れている。したがッテ、＊ｔ２
ｉｔ１幅１１１１　）出力ｖｏ　、　ト５ｔｔｔ＄増幅
器１１５の出力Ｖｏ２に着目すると、Ｖｏ２はＶｏｌに
対して半クロツク分遅延することになる。

第３図に示したＳＣ［延回路は、前段の演算増幅器１１
１の出力と後段の演算増幅器１１５の出力とを反転する
ように構成したものであって、その他は第２図の構成と
同じである。このために、スイッチング素子１１２の他
方接点は接地され、スイッチング素子１１３の他方接点
はｗＡ鋒増幅器１１５の一方入力端とスイッチング素子
１１６の一方の接点とに接続される。

ここで、第２図および第３図に示した前段の演算増幅器
１１１のオフセット電圧をＶＯＦＦ＋とし、後段の演算
増幅器１１５のオフセット電圧をＶｏｒｒｚとし、遅延
による時間遅れを無視すれば、第２図および第３図にお
けるＶｏ　１　、　Ｖ６２の関係は次の第（１２）式の
ようになる。

上述の第（１２）式は、いずれの場合にも出力にオフセ
ット電圧ｖ０「「を含むが、第２図および第３図の違い
は、前段の出力と次段の出力が反転するか否かである。

ここで、多段接続（０段。

Ｎ〉２）にした場合の出力電圧ｖ０゜についてにえる。

（ａ）Ｖ　　。　　。　　−■　。　　、−ト　　Σ　
Ｖｏｒｒｉ（ｂ　）　ＶＯｎ　−（−１）”ＶＯＩｏ・
１婦 十Σ（−１）Ｖｏｒｒ２ ｊｍ＋ すなわら、第２図に示したＳＣ遅延回路では、オフセッ
ト電圧■。ｒ「が蓄積されるが、第３図に示したＳＣ遅
延回路は、オフセット電圧ＶＯＦ「の補償はされないが
蓄積しないことがわかる。

これは他のスイッチのフィールドスルーなどのオフセッ
ト要因についても、演算増幅器の入力オフセット電圧に
換算して考えると同様であり有効であると思われる。

次に、第４図に示したＳＣ遅延回路について説明する。

入力信号はスイツブ・ング素子１１２の一方接点に与え
られ、スイッチング素子１１２の他方接点は演ｎ増幅器
１１１の一方入力端に接続される。演算増幅器１１１の
出力端はスイッチング素子１１３の他方接点に接続され
るとともに、後段のスイッチング素子１１６の一方の接
点に接続される。スイッチング素子１１３の一方の接点
は接地され、スイッチング素子１１２および１１３の共
通接点には帰還用コンデンサ１１４が接続される。後段
のスイッチング素子１１６の他方接点は演算増幅器１１
５の一方入力端に接続され、演算増幅器１１５の出力端
はスイッチング素子１１８の他方接点に接続されるとと
もに、出力端に接続される。スイッチング素子１１８の
一方接点は接地され、スイッチング素子１１６および１
１８の共通接点の間には帰還用コンアンサ１１７が接続
される。

次に、第４図に示したＳＣ遅延回路の動作について説明
する。クロックパルスφがオンであるとき、スイッチン
グ素子１１２および１１３はそれぞれ一方接点側に切換
えられる。このため、入力信号の電圧Ｖ０によって帰還
用コンデンサ１１４が充電される。クロックパルスφの
次に続くクロックパルスφがオンになると、スイッチン
グ素子１１２および１１３はそれぞれ他方接点側に切換
えられ、帰還用コンデンサ１１４が演口増幅算の入出力
間に接続されることになる。

このとき、！２ｒＱのスイッチング素子１１６および１
１８は、クロックパルスφによって一方接点側に切換え
られており、前段の帰還用コンデンサ１１４に充電され
た電荷が後段の帰還用コンデンサ１１７に充電される。

再びクロックパルスφがオンになると、前段の帰還用コ
ンデンサ１１４は演算増幅器１１１の入出力端から切離
され、後段のスイッチング素子１１６および１１８は他
方接点側に切換えられ、帰還用コンデンサ′１１７が演
算増幅器１１５の入出力間に接続され、帰還用コンデン
サ１１７に充電された電荷が演ｉ’Ｊ　ｌ！′！幅器１
１５の出力から導出されることになる。

したがって、入力信号の電圧■。が前段の演ｎｊけ幅器
１１１に入りされたとき、後段の演算増幅′ａ１１５の
入力電圧は−ｖ０になる。したがって、後段の演ｔ３ｉ
Ｐ１幅器１１５の出力電圧ＶＯ２は次の第（１４）式の
ごとくになる。

Ｖ、２−−Ｖ、Ｉ　＝−（−Ｖ、”）Ｖ、−（１４）す
なわち、各段の出力は反転されて次の段に転送されるこ
とになる。ここで、多段接続（０段、ｎ〉２）において
、出力Ｖｏｎは、次の第（１５）式で表わすことができ
る。

Ｖ、）１１　＝（−１＞１ｌＶｏ　　　−（１５）まｌ
ζオフ１ごツ］・電圧ＶｏｒＦ＋＋Ｖｏ「ｒｚ・”Ｖｏ
ｒｎは次の第（１６）式で表わすことができる。

Ｖｏ　Ｎ　＝　（−１）　”　Ｖｏ　＋Σ（−１）”−
”’　　ＶＩＩ ｏｒＦ；　　　　　　　　　　　　・・・（１６）した
がって、この第４図に示したＳＣ！！延回路の効宋は前
述の第３図の回路と同様である。なお、このＳＣ遅延回
路における各段の遅延出力の位相がそれぞれ毎に反転す
るのは不都合に見える。しかしｔ【がら、それらは次段
、第５図のＳＣ係数乗算回路の正相形容噴か逆相形容囁
を選択することによって吸収することができるので問題
はない。

第５図は第１図に示したＳＣ系数乗東回路の電気口路図
である。第５図において、スイッチング素子２０１の一
方の接点は入力端に接続され、他方の接点は接地される
。スイッチング素子２０３の一方の接点は演算増幅１２
０７の一方入力端に接続され、他方接点は接地される。

スイッチング索子２０１および２０３の共通接点の間に
は入力コンデンサ２０２が接続される。スイッチング素
子２０１および２０３はクロックパルスφ、がオンのと
き、他方接点側に切換えられ、入力コンデンサ２０２に
充電された電荷が放電される。そして、スイッチング素
子２０１および２０３はクロックパルスφＢがオンにな
ると入力電圧■１によって入力コンデンサ２０２が充電
され′Ｃ演算増幅器２０７に与えられる。したがって、
入力コンデンサ２０２は正相型容量を構成している。

一方、入力コンデンサ２０５は逆相型’Ｂｆｆｉを構成
するものである。すなわち、スイッチング素子２０４の
一方の接点は入力端に接続され、他方接点は接地される
。スイッチング′素子２０Ｇの一方入力端は演９増幅器
２０７の一方入力端に接続され、他方接点は接地される
。クロックパルスφ。

がオンになると、スイッチング素子２０４は一方接点側
に切換えられ、スイッチング素子２０６は他方接点側に
切換えられる。したがって、帰還用コンデンサ２０５は
入力ｆｆｔ　ｒｆＶ　２に従って充電される。クロック
パルスφ已がオンになると、スイッチング素子２０４は
他方接点側に切換えられ、スイッチング素子２０６は一
方接点側に切換えられる。したがって、帰還用コンデン
サ２０５に充電された充電電荷は負の電圧で演算増幅器
２０７の一方入力端に与えられる。

演算増幅器２０７の入力端と出力端との間にはスイッチ
ング素子２０８および２１１を介して帰還用コンデンサ
２０９が接続されるとともに、スイッチング素子２１２
および２１５を介して帰還用コンデンサ２１３が接続さ
れる。゛スイッチング素子２０８および２１１はクロッ
クパルスφ２がオンになると演算増幅器２０７の入出力
間に帰還用コンデンサ２０９を接続し、クロックパルス
φがオンになると帰還用コンデンサ２０９に充電された
電荷を出力電圧Ｖｏとして出力する。

なお、帰還用コンデンサ２０９にはスイツブーング素子
２１０が並列接続されてい【、このスイッチング素子２
１０はクロックパルスφ、がオンになると、！！５）運
用コンｆンサ２０９を知略する。また、スイッチング素
子２１２および２１５はクロックパルスφ、がオンにな
ると帰還用コンデンサ゛２１３を演算増幅７Ｓ２０７の
入出力間に接続して。

帰還用コンデンサ２１３を充電させる。また、スイッチ
ング素子２１２Ｊ３よび２１５はクロックパルスφがオ
ンになるとｖｌｌ出用コンデンサ２１３充電された電荷
を出力電圧ｖ０として出力する。

この帰還用コンデンサ゛２１３にはスイッチング素子２
１４が並列接続されていて、このスイッチング素子２１
４はクロックパルスφ、がオンになると帰還用コンデン
サ２１３を短絡する。

なお、入力コンデンサ２０２，２０５と帰還用コンデン
サ２０９，２１３の容量比は各基本周波数のスペクトル
成分の係数値ａに。どなるように選ばれる。

第６図はＳＣ遅延回路およびＳＣ係数乗算回路に与えら
れるクロック信号のタイミング図である。

次に、第６図に示したタイミング図を参照して、第５図
のＳＣ係数乗算回路の動作について説明する。今、入力
端に電圧Ｖ、が与えられているものとする。そして、第
６図（ａ　）に示すクロックパルスφ、がオンになると
、スイッチング素子２０１．２０３は接地側に切換えら
れ、入力コンデンサ２０２に充電されていた電荷が放電
される。また、同じタイミングで第６図（ｅ）に示すク
ロックパルスφ、がオンになると、スイッチング素子２
１０が閉じられて、帰還用コンデンサ２０９が短絡され
る。

さらに、第６図（Ｃ）に示すクロックパルスφがオンに
なってスイッチング素子２１２．２１５がそれぞれ出力
側に切換えられる。次に、第６図（ｂ）に示すように、
クロックパルスφ、かう半周Ｉｎ遅れてクロックパルス
φａがオンになると、スイッチング素子２０１，２０３
は切換えられ、入力用コンデンサ２０２が入力電圧■、
に従つて充電される。したがって、入力用コンデン勺２
０２に充電された電荷に基づく電圧が演算増幅器２０７
に与えられる。

次に、第６図（ｆ　）に示すように、クロックパルスφ
２がオンになると、スイツブーング素子２０８．２１１
が演算増幅器２０７の入出力側に切換えられ、入力用コ
ンデンサ°２０２に充電された電荷に基づく電圧が帰還
用コンデン丈２０９に充電される。ざらに、第６図（ｄ
　’）に示すクロックパルスφがオンすると、スイッチ
ング素子２０８゜２１１が出力側に切換えられ、帰還用
コンデンサ２０９に充電された電荷に基づ＜ｍＦＪｌが
出力電圧ｖ０として出力される。同時に、クロックパル
スφ、がオンになり、スイッチング素子２０１．２０３
が接地側に切換えられ、入力用フンデンリー２０２に充
電されていた電荷が放電される。

同時に、第６図（ａ）に示すクロックパルスφ、がオン
になると、スイッチング素子２１４がｒｌｌじられて帰
還用コンデンサ２１３がｙＪ：ｉ略される。

さらに、クロックの半周期遅れて第０図（ｈ）に示すよ
うにりａツクパルスφ、がオンになると、スイッチング
素子２１２．２１５が切換えられ、！！ｉ１運用コンデ
ンサ２１３が演算増幅器２０７の入出力間に接続される
。それによって帰還用コンデンサ２１３が充′ｒＩｉさ
れる。さらに、クロックパルスφがオンすると、スイッ
チング素子２１２．２１５が出り側に切換えられ、帰還
用コンデンサ２１３に充電されていた電荷に基づく出力
電圧Ｖ。

が出力されることになる。

第５図において、入力コンデンサ２０２の容量をＣ４と
し、パノ」用コンデンサ２０５の容量を０２とし、帰還
用コンデンサ２０９．２１３のそれぞれの容Ｆｎ＠Ｃｆ
とすると、出力電圧Ｖ。は次の第（１７）式で表わされ
る。

Ｖ。＝　（Ｃ＋　／Ｃｆ　）Ｖ、−（Ｃ２１０ｆ　）Ｖ
ｚ・・・（１７） 第７図は第１図に示したブロック図をより具体的な電気
回路図で示したものである。すなわち、第７図において
、ＳＣ離離散−リエ変換回路は、複数のＳＣ遅延回！１
１．１２−１ｎとＳＣ係数乗算°回路２０とによって構
成される。イｔＪ）、ＳＣ遅延回路１１．１２・・・１
ｎは、航述の第２図に示したＳＣ遅延回路では、連続出
力が得られないので、入力用コンデンサ°および帰還用
フンデンリー共に２つずつ設け、交互に動作させて３！
ｌ！続出力を青るようにしている。また、係数乗算回路
２０における正相型と逆相型とでは厳密にはリンプルＩ
ｌ￥点が異なるが、それらの影響をなくすように、ＳＣ
遅延回路１１．１２・・・１ｎの出力を調整している。

なお、５Ｃｆｆ延回路１１において、点線で囲んだ部分
は、Ｍ続した入力信号×　（ｔ）をナンブル値ｘ（ｎＴ
）に変えるためのサンプル容量である。

また、各ＳＣ遅延回路１１．１２・・・１ｎの出力は、
ＳＣ係数乗算回路の入力用コンアンサ２０２，２２２．
２３２，２４２を介して加算し、ＳＣ係数乗算回路２０
の演算増幅器２０７に与えるようにしている。

第８図は入力信号から基本周波数成分を並列的に抽出す
る離散フーリエ変換回路のブロック図である。この第８
図に示したａｔ散フーリエ変換回路は、前述の第１図に
示した離散フーリエ変換回路を並列的に設け、それぞれ
の出力を合成するようにしたものである。すなわち、Ｓ
Ｃ遅延回路１１゜１２・・・１ｎに対して、ＳＣ係数乗
算回路２０．２１．２２・　２ｎと、３０．３１．３２
−３ｎと、４０．４１．４２・・・４ｎとが並列的に設
けられ、各ＳＣ係数乗算回路の出力は加免回路５１．５
２゜５３で（れぞれ加算される。加算回路５１．５２゜
５３の出力は処理回路７０に与えられ、それぞれの基本
周波数成分に応じた信号が出力される。

第９図は第８図に示した１ｔｌｌＩｆｆｌフ一リエ変換
回路の入出力振幅特性を示す図であり、第１０図は同じ
く周波数特性を示す図であり、第１１図は同じく位相特
性を示す図であり、第１２図および第１ご３図は入力信
６波形と抽出した基本周波数波形を示す図である。

第９図において、基本周波数のに倍の正弦波を入力信ｑ
として、その振幅を変化した場合の出力Ｙｋ　　（ｉＴ
）を測定すると、各にの出力のばらつきは最大１３％で
あってＦＩ！論値に対する最大Ｑ差は９％であった。

また、入力周波数を変化さじた場合の各にの出力振幅特
性は第１０図に示すようになった。、ｔなわち、打切り
関数によるスペクトル漏れは当然存在するが、ｋに対応
する周波数においてピークを示し、他の整数倍での周波
数では０となることが確認できた。

さらに、第１１図に示した位相特性により、この発明に
おける入出力間の位相差は、木質的には０であるが、実
際には回路におけるり０ツクバルズφ、の１周期、■の
処理時間を必要とする。これは、位相では３６００　ｋ
／Ｎに相当する。第１１図はこのような位相差を保ちな
がら、出力されている状態を示したものであって、理想
値からの最大偏差は５％であった。

第１２図および第１３図はＤＦＴ出力波形の２つの例を
示したものであって、Ａ１ないしＡ３はｋ　＝　１　’
、’ｃいし３の正弦波の振幅であり、０１４にいしθ３
は対応する位相である。各々のＤＦＴ出りも基準点にお
いて位相差がｏ″で出力されている。

そして、第１２図は入力における位相が０６であるため
、各々のＤＦＴ出力も基準点において位相差が０°で出
力されているが、第１３図では、入力の位相が１８０°
であるため、各々のＤＦＴ出力は、基準点にＪ３いて１
８０６の位相差を保っていることが確認できた。

第１４図はこの発明の他の例としての逆離散フーリエ変
換回路のブロック図である。この第１４図に示した逆離
散フーリエ変換回路は、ＳＣ遅延回路１１．１２・・・
１ｎのそれぞれに対してＳＣＫ数乗算回路２０，２１．
２２・・・２ｎと、３０．３１．３２・・・３ｎと、４
０．４１．４２・・・４ｎのそれぞれの出力を合成回路
６０に与えて構成し、元の入力信号波形を出力する。

第１５図ないし第１７図は第１４図に示した逆離散フー
リエ変換回路に入力された一信号の波形と出力された信
号の波形を示す図である。

第１５図ないし第１７図から明らかなように、第１４図
に示した逆離散フーリエ変換回路に入力信号を与え、そ
れぞれをＳＣ遅延回路１１．１２・・・１ｎで遅延する
とともに、ＳＣ係数乗算回路２０．２１．２２・・・２
ｎと、３０．３１．３２・・・３ｎと、４０，４１．４
２・・・４ｎの出力を合成回路６０で構成することによ
り、入力信号波形とほぼ一致した出力信号波形を得るこ
とができ、逆離散フーリエ変換できたことを示している
。

［発明の効果］ 以上のように、この発明によれば、スイッチト・キャパ
シタによつ°Ｃ構成した複数の遅延手段を縦続接続し、
入力端と各遅延手段の出力にスイップート・キャパシタ
で構成した係数乗Ｆ（手段を接続し、各係数乗算手段の
出力を加算することによって、非常に簡単な構成ですべ
てのフーリエ変換出力を同時に求めることができる。し
かも、処理ｆｆ５間もほぼ入力信号の基本周Ｊｆ１間で
済み、また変換出力が基本周波数の次数に対応した正弦
波の形で得られるので、それらを加算するだけで逆変換
を行なうこともできる。

【図面の簡単な説明】

第１図はこの発明の一実施例のｌｌｌｉ敗フーリエ変換
回路のブロックダイレグラムである。第２図は第１図に
示したＳＣ遅延回路の一例を示す電気回路図である。第
３図はＳＣ遅延回路の他の例を示す電気回路図である。 第４図はＳＣ遅延回路のその他の例を示す電気回路図で
ある。第５図は第１図に示したＳＣ係数乗算回路の電気
回路図である。 第６図はＳＣ遅延回路およびＳＣ係数乗算回路に与えら
れるクロックパルスのタイミング因である。 第７図は画数フーリエ変換回路の具体的な電気回路図で
ある。第８図は入力信号から基本周波数成分を並列的に
抽出する離散フーリエ変換回路のブロック図である。第
９図は第８図に示したｗｉ敗フーリエ変換回路の入出力
振幅特性を示す図である。 第１０図は同じく周波数特性を示す図である。第１１図
は同じく位相特性を示す図ｒある。第１２図および第１
３図は入力信号波形と抽出した基本周波数波形を示す図
である。Ｍ１４図はこの発明の他の実施例のブロック図
である。°第１５図ないし第１７図は入力信号波形と出
力信号波形を示す図である。 図において、１１．１２・・・１ｎはＳＣ遅延回路、２
０、　２１．　２２・・・２ｎ　　、３０，３１．３２
・・・３ｎ　、４０．４１．４２−４ｎはＳＣ係数乗算
回路、５１．５２．５３は加算回路、６０は合成回路、
７０は処理回路、１１１，１１５，２０７は演口増幅器
、１１２，１１３，１１６，１１８，２０１．２０３，
２０４，２０６，２０８，２１０゜２１１．２１２．２
１５はスイッヂング素子、１１４．１１７，２０９．２
１３は帰還用コンノ２ンサ、２０２．２０５は入力用コ
ンデンサを示す。 萬１３ 第２図　　／ｌＩ 第４図 葛６０ （長）φ÷ 入力ビー７電圧（Ｖ） 第１０図 第１１図 へカイ立相（ｒαｄ） 第１２図 （ｂ）ド＝１　　−’−−−−−−−−＋−嚇　　　　
　・−一―−−−−− 萬１３目

Claims (6)

【特許請求の範囲】
1. （１）入力信号を離散して該入力信号に含まれるすべて
   の複素スペクトル成分を同時に抽出するスイッチト・キ
   ャパシタを用いた離散フーリエ変換回路であって、 それぞれが縦続接続され、入力信号によって充電される
   充電電荷を、クロックパルスに応じてスイッチングする
   スイッチング素子によって順次後段に伝達する複数の遅
   延手段、 前記入力信号が与えられる入力端と前記各遅延手段の出
   力端とに接続され、入力容量と帰還容量との比によって
   各スペクトル成分と位相量を表わす乗算係数が設定され
   、クロックパルスに応じてスイッチングするスイッチン
   グ素子によって帰還容量の充電電荷を出力する複数の係
   数乗算手段、および 前記複数の係数乗算手段の出力を加算する加算手段を備
   えた、スイッチト・キャパシタを用いた離散フーリエ変
   換回路。
2. （２）前記複数の係数乗算手段と前記加算手段は、前記
   入力信号の基本周波数を整数倍したスペクトル成分ごと
   に設けられる、特許請求の範囲第１項記載のスイッチト
   ・キャパシタを用いた離散フーリエ変換回路。
3. （３）前記各スペクトル成分ごとに設けられた加算手段
   の出力を合成して、元の信号を出力する合成手段を含む
   、特許請求の範囲第２項記載のスイッチト・キャパシタ
   を用いた離散フーリエ変換回路。
4. （４）前記各遅延手段は、 入力信号を受ける第１の演算増幅器と、 前記第１の演算増幅器の入出力間に接続される第１の帰
   還用コンデンサと、 前記第１の帰還用コンデンサに充電された電荷を受ける
   第２の演算増幅器と、 第１のクロックパルスに応じて前記第１の帰還用コンデ
   ンサを前記第１の演算増幅器の入出力間に接続し、第２
   のクロックパルスに応じて該第１の帰還用コンデンサを
   前記第２の演算増幅器側に切換える第１のスイッチング
   素子と、 前記第２の演算増幅器の入出力間に接続される第２の帰
   還用コンデンサと、 前記第２のクロックパルスに応じて、前記第２の帰還用
   コンデンサを前記第２の演算増幅器の入出力間に接続し
   、前記第１のクロックパルスに応じて、該第２のコンデ
   ンサを出力側に切換える第２のスイッチング素子とを含
   む、特許請求の範囲第１項記載のスイッチト・キャパシ
   タを用いた離散フーリエ変換回路。
5. （５）前記各係数乗算手段は、 前記入力容積を構成する第１のコンデンサと、前記第１
   のコンデンサの充電電荷を受ける第３の演算増幅器と、 前記第３の演算増幅器の入出力間に接続され、前記第１
   のコンデンサの容量との比によって乗算係数を設定する
   ための第３および第４の帰還用コンデンサと、 第３のクロックパルスに応じて、前記第１のコンデンサ
   に充電されている電荷を放電させ、第４のクロックパル
   スに応じて前記遅延手段の出力で該第１のコンデンサを
   充電させる第３のスイッチング素子と、 第４のクロックパルスに応じて、前記第３の帰還用コン
   デンサの充電電荷を放電させる第４のスイッチング素子
   と、 第５のクロックパルスに応じて前記第３の帰還用コンデ
   ンサを前記第３の演算増幅器の入出力間に接続し、前記
   第２のクロックパルスに応じて該第３の帰還用コンデン
   サを出力側に切換える第５のスイッチング素子と、 第６のクロックパルスに応じて前記第４の帰還用コンデ
   ンサを前記第３の演算増幅器の入出力間に接続し、前記
   第１のクロックパルスに応じて該第４の帰還用コンデン
   サを出力側に切換える第６のスイッチング素子とを含む
   、特許請求の範囲第１項記載のスイッチト・キャパシタ
   を用いた離散フーリエ変換回路。
6. （６）前記第１のコンデンサは、 正の位相を設定するための正位相用コンデンサと、 負の位相を設定するための負位相用コンデンサとを含む
   、特許請求の範囲第５項記載のスイッチト・キャパシタ
   を用いた離散フーリエ変換回路。