JPS63111532A - マイクロプロセツサによる命令シミユレ−ト方式 - Google Patents
マイクロプロセツサによる命令シミユレ−ト方式Info
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- JPS63111532A JPS63111532A JP25573386A JP25573386A JPS63111532A JP S63111532 A JPS63111532 A JP S63111532A JP 25573386 A JP25573386 A JP 25573386A JP 25573386 A JP25573386 A JP 25573386A JP S63111532 A JPS63111532 A JP S63111532A
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- 238000004088 simulation Methods 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 9
- 238000009666 routine test Methods 0.000 claims 1
- 238000012360 testing method Methods 0.000 abstract description 7
- 230000004044 response Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にマイクロプロセッサ
による命令実行方式に関する。
による命令実行方式に関する。
情報処理装置としての中核的存在である中央処理装置の
進歩は、マイクロコンピュータとする１チツプＬＳＩに
凝縮され、多方面にて使用されつつある。マイクロコン
ピュータの特徴は。
進歩は、マイクロコンピュータとする１チツプＬＳＩに
凝縮され、多方面にて使用されつつある。マイクロコン
ピュータの特徴は。
全機能が１チツプのＬＳＩに入り、システム全体の大き
さを極小にする効果を有していることである。
さを極小にする効果を有していることである。
しかしながら従来のマイクロコンピュータは。
アーキテクチャの面からみると既に定められた方式に従
い利用せざるを得ない構成になっており、融通性を持た
せるという点では必ずしも十分とは言えない。その主た
る原因は、命令を実行するための組込まれた制御記憶に
ある。即ち。
い利用せざるを得ない構成になっており、融通性を持た
せるという点では必ずしも十分とは言えない。その主た
る原因は、命令を実行するための組込まれた制御記憶に
ある。即ち。
ユーザの持つアーキテクチャに従って実行処理の変更を
したくとも、１チツプ化されているが故にその変更ある
いは修飾が不可能という二律排反の宿命を担っている。
したくとも、１チツプ化されているが故にその変更ある
いは修飾が不可能という二律排反の宿命を担っている。
したがって本発明の目的は、１チツプ化されているマイ
クロコンピュータにおいテモ、ユーザの持つアーキテク
チャに従った実行処理の変更を可能とする命令実行方式
を得ようとするものである。
クロコンピュータにおいテモ、ユーザの持つアーキテク
チャに従った実行処理の変更を可能とする命令実行方式
を得ようとするものである。
本発明によれば、メモリに格納されている命令を読出し
、該命令を解読し実行するマイクロプロセッサにおいて
、解読された命令を実行制御する制御記憶と、命令によ
って書換えることのできる複数ビットからなるワークレ
ジスタを含む実行部とを備え、該ワークレジスタの各ピ
ットが前記制御記憶中の各実行ルーチンに対応するよう
に定義され、命令実行の際にルーチンのマイクロ命令が
前記ワークレジスタの対応するビットをテストし、これ
によりマクロ命令指定のとき命令実行ルーチンを変更し
て前記メモリに予め用意された命令群の実行を選択可能
とする。マイクロプロセッサによる命令シミエレート方
式が得られる。
、該命令を解読し実行するマイクロプロセッサにおいて
、解読された命令を実行制御する制御記憶と、命令によ
って書換えることのできる複数ビットからなるワークレ
ジスタを含む実行部とを備え、該ワークレジスタの各ピ
ットが前記制御記憶中の各実行ルーチンに対応するよう
に定義され、命令実行の際にルーチンのマイクロ命令が
前記ワークレジスタの対応するビットをテストし、これ
によりマクロ命令指定のとき命令実行ルーチンを変更し
て前記メモリに予め用意された命令群の実行を選択可能
とする。マイクロプロセッサによる命令シミエレート方
式が得られる。
本発明を図面を参照して詳細に説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図において、プログラムは命令の集合としてメ
モリ１に格納され、プロセッサ２がメモリ１をアクセス
し命令を読出し実行することによりプログラムの意図し
た動作を実現する。すなわち、プロセッサ２はメモリ１
から命令の読出し、データの読出し及び書込みをバスコ
ントローラ４によって行なう。読出された命令は命令デ
コード部３に送られ、解読される。デコード結果は、命
令のタイプ別に制御記憶５のエントリアドレスとなる。
る。第１図において、プログラムは命令の集合としてメ
モリ１に格納され、プロセッサ２がメモリ１をアクセス
し命令を読出し実行することによりプログラムの意図し
た動作を実現する。すなわち、プロセッサ２はメモリ１
から命令の読出し、データの読出し及び書込みをバスコ
ントローラ４によって行なう。読出された命令は命令デ
コード部３に送られ、解読される。デコード結果は、命
令のタイプ別に制御記憶５のエントリアドレスとなる。
命令が実行部６で実行されるには制御記憶５のマイクロ
プログラムの制御を必要とし、命令解読によって得られ
た制御記憶５のエントリアドレスからマイクロプログラ
ムルーチンが実行されることにより命令の実行が成され
る。以上はマイクロプログラム方式によるプロセッサの
命令実行についての説明である。
プログラムの制御を必要とし、命令解読によって得られ
た制御記憶５のエントリアドレスからマイクロプログラ
ムルーチンが実行されることにより命令の実行が成され
る。以上はマイクロプログラム方式によるプロセッサの
命令実行についての説明である。
次に、実行部６による命令実行の例を説明する。
第２図はこの実行部６の詳細を表わしたブロック図であ
る。レジスタファイル１０は命令が指定し扱える汎用レ
ジスタ１０ａと、マイクロプログラムが専用に使用する
ワークレジスタ１０ｂから成る。もし命令が加算命令で
、汎用レジスタ１０ａの内容とメモリ１上に定められた
データの内容の和を指示しているならば、指定された汎
用レジスタ１０ａの内容を一時的にレジスタ１２に移す
。一方メモリデータをバスコントローラ４を通し読出し
、入出力パノファ１１を通じてレジスタ１３に蓄える。
る。レジスタファイル１０は命令が指定し扱える汎用レ
ジスタ１０ａと、マイクロプログラムが専用に使用する
ワークレジスタ１０ｂから成る。もし命令が加算命令で
、汎用レジスタ１０ａの内容とメモリ１上に定められた
データの内容の和を指示しているならば、指定された汎
用レジスタ１０ａの内容を一時的にレジスタ１２に移す
。一方メモリデータをバスコントローラ４を通し読出し
、入出力パノファ１１を通じてレジスタ１３に蓄える。
両者のレジスタの内容は演算論理ユニット１４によって
加算され、レジスタ１５に入る。次にそのデータは格納
先である汎用レジスタ１０ａにセットされ命令実行が完
了する。
加算され、レジスタ１５に入る。次にそのデータは格納
先である汎用レジスタ１０ａにセットされ命令実行が完
了する。
ここでテストレジ各夕１６は、演算結果にキャリーやオ
ーバフロー又は演算論理ユニット入力データのビットテ
ストの結果等を格納する。この内容はマイクロプログラ
ムでテストされ、マイクロプログラムの飛び先を決定で
きる。
ーバフロー又は演算論理ユニット入力データのビットテ
ストの結果等を格納する。この内容はマイクロプログラ
ムでテストされ、マイクロプログラムの飛び先を決定で
きる。
命令が単純な加減乗除などの四則演算や、論理演算、転
送等を基本単位として、さらに複雑な複合命令をソフト
ウェアの指定によって実行することにより、ソフトウェ
アの単純化が図れる。
送等を基本単位として、さらに複雑な複合命令をソフト
ウェアの指定によって実行することにより、ソフトウェ
アの単純化が図れる。
第３図はメモリ１中に用意されたピット列としてのデー
タであシ、基本命令を除く命令に対応してビットが割振
られている。例えばビット５が１０１の場合は通常のＤ
１＋Ｄ２＋Ｄ３＋Ｄ４を実行するが１図に示すように１
１１に設定されると。
タであシ、基本命令を除く命令に対応してビットが割振
られている。例えばビット５が１０１の場合は通常のＤ
１＋Ｄ２＋Ｄ３＋Ｄ４を実行するが１図に示すように１
１１に設定されると。
（Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）ＸＤ５を実行する。これは
。
。
マイクロプログラムがピット５をテストし、′０１のと
き自己の持つマイクロ命令列の実行によってＤｌからＤ
４の総和が得られるのに対しピット５が１１１に指定さ
れることにより、メモリ中に用意されたソフト命令によ
ってＤｌからＤ４の総和ＸＤ５が求められる。これは極
めて単純な例であり、有効なケースはシステム制御関係
の命令である。システム制御はそのコンピュータの持つ
アーキテクチャに密接に依存し、その方式は容易には変
えられないものであるが、マクロ命令化により容易に変
更することができる。マクロ命令の構造はレジスタファ
イルの内容をセーブする領域及びマクロ命令としての命
令列からなり、最後の命令はマクロ命令の出口としての
出力命令である。
き自己の持つマイクロ命令列の実行によってＤｌからＤ
４の総和が得られるのに対しピット５が１１１に指定さ
れることにより、メモリ中に用意されたソフト命令によ
ってＤｌからＤ４の総和ＸＤ５が求められる。これは極
めて単純な例であり、有効なケースはシステム制御関係
の命令である。システム制御はそのコンピュータの持つ
アーキテクチャに密接に依存し、その方式は容易には変
えられないものであるが、マクロ命令化により容易に変
更することができる。マクロ命令の構造はレジスタファ
イルの内容をセーブする領域及びマクロ命令としての命
令列からなり、最後の命令はマクロ命令の出口としての
出力命令である。
第４図はマイクロプログラムの動作を説明するフローチ
ャートである。まず命令コードのデコードによってマイ
クロルーチンが走る。ｎ番地のビット列を読出し、その
命令の実行をマクロ命令によるか否かビット列の対応す
るビットをテストし、マクロ実行ならばこれまで実行し
てきたプログラムの扱うレジスタ類をマクロ命令中に用
意されたビットに対応するｍ番地の退避領域にセーブし
、命令レジスタをマクロ命令の先頭に位置付け、マクロ
命令の実行に入る。
ャートである。まず命令コードのデコードによってマイ
クロルーチンが走る。ｎ番地のビット列を読出し、その
命令の実行をマクロ命令によるか否かビット列の対応す
るビットをテストし、マクロ実行ならばこれまで実行し
てきたプログラムの扱うレジスタ類をマクロ命令中に用
意されたビットに対応するｍ番地の退避領域にセーブし
、命令レジスタをマクロ命令の先頭に位置付け、マクロ
命令の実行に入る。
マクロ命令の出口はマクロ出力命令が用意され。
マイクロプログラムはセーブしたレジスタ類の内容を元
に戻し、同じくリストアされた命令カウンタにより次に
実行すべきプログラムアドレスを知ることができ、命令
の実行に入る。一方ビット列の対応するビットをテスト
してマクロ実行でなければ、マイクロプログラムによる
通常命令を実行する。
に戻し、同じくリストアされた命令カウンタにより次に
実行すべきプログラムアドレスを知ることができ、命令
の実行に入る。一方ビット列の対応するビットをテスト
してマクロ実行でなければ、マイクロプログラムによる
通常命令を実行する。
以上の説明から分るように９本発明によれば１チツプ化
されたマイクロプロセッサにおいて命令のシミュレート
が可能となり、ユーザの持つアーキテクチャに従った実
行処理を行うことが可能となった。
されたマイクロプロセッサにおいて命令のシミュレート
が可能となり、ユーザの持つアーキテクチャに従った実
行処理を行うことが可能となった。
第１図は本発明のハードウェア構成ブロック図であシ、
第２図は第１図実行部６の詳細ブロック図であり、第３
図はメモリに設定されるマクロ命令実行定義ビット列と
マクロ命令の構造を示し、第４図はマイクロプログラム
ルーチンを示す。 記号の説明：１はメモリ、２はプロセッサ。 ３は命令デコード部、４はバスコントローラ。 １４は演算論理ユニット、１５はレジスタ、１６はテス
トレジスタをそれぞれあられしている。 第３図
第２図は第１図実行部６の詳細ブロック図であり、第３
図はメモリに設定されるマクロ命令実行定義ビット列と
マクロ命令の構造を示し、第４図はマイクロプログラム
ルーチンを示す。 記号の説明：１はメモリ、２はプロセッサ。 ３は命令デコード部、４はバスコントローラ。 １４は演算論理ユニット、１５はレジスタ、１６はテス
トレジスタをそれぞれあられしている。 第３図
Claims (1)
- １、メモリに格納されている命令を読出し、該命令を解
読し実行するマイクロプロセッサにおいて、解読された
命令を実行制御する制御記憶と、命令によって書換える
ことのできる複数ビットからなるワークレジスタを含む
実行部とを備え、該ワークレジスタの各ビットが前記制
御記憶中の各実行ルーチンに対応するように定義され、
命令実行の際にルーチンのマイクロ命令が前記ワークレ
ジスタの対応するビットをテストし、これによりマクロ
命令指定のとき命令実行ルーチンを変更して前記メモリ
に予め用意された命令群の実行を選択可能とする、マイ
クロプロセッサによる命令シミュレート方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25573386A JPS63111532A (ja) | 1986-10-29 | 1986-10-29 | マイクロプロセツサによる命令シミユレ−ト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25573386A JPS63111532A (ja) | 1986-10-29 | 1986-10-29 | マイクロプロセツサによる命令シミユレ−ト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63111532A true JPS63111532A (ja) | 1988-05-16 |
Family
ID=17282873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25573386A Pending JPS63111532A (ja) | 1986-10-29 | 1986-10-29 | マイクロプロセツサによる命令シミユレ−ト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63111532A (ja) |
-
1986
- 1986-10-29 JP JP25573386A patent/JPS63111532A/ja active Pending
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