JPS62988A - Display of image data - Google Patents
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、画像処理システムに係り、特に、画像メモリ
に記憶させた画像データを、CRT、液晶。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to an image processing system, and in particular, to an image processing system that processes image data stored in an image memory on a CRT or liquid crystal display.
プラズマ表示等のモニタに表示する場合の表示方法に関
する6
(背 景)
画像処理装置において、処理すべき画像の情報旦が、画
像を表示するモニタのピクセル数(画素数)より多く、
これに対応できるように、モニタのピクセル数よりサイ
ズの大きい表示用の画像メモリを持つ場合がある。6. Concerning the display method when displaying on a monitor such as a plasma display (Background) In an image processing device, the number of pieces of information about the image to be processed is greater than the number of pixels (number of pixels) of the monitor displaying the image.
To accommodate this, some devices have image memory for display that is larger in size than the number of pixels on the monitor.
例えば、モニタのピクセル数の4倍サイズの表示用メモ
リを持ち、通常は、このメモリの174の領域だけを表
示させ、種々の処理を行うようにしている。この処理に
は、1両面では済むものもあれば、全体像にわたるもの
もある。For example, it has a display memory whose size is four times the number of pixels of the monitor, and normally only 174 areas of this memory are displayed and various processes are performed. Some of this processing involves only one side, while others involve the entire image.
後者の場合、一般には、アドレスを変えて、部分像を順
次に表示するが、全体像が一度につかめないため、的確
な処理を施せないこともある。そこで、画像処理を迅速
かつ正確に行なえるように、表示用メモリ上の画像を縮
小してモニタに表示し、−目で全体像を把握できるよう
にすることが望ましい。In the latter case, partial images are generally displayed sequentially by changing addresses, but since the entire image cannot be grasped at once, accurate processing may not be possible. Therefore, in order to perform image processing quickly and accurately, it is desirable to reduce the size of the image on the display memory and display it on a monitor so that the entire image can be grasped with the naked eye.
(従来の技術)
メモリに通常表示又は通常複製できるように記憶された
画像データから、縮小画像モニタに表示する単純な手段
は、メモリの読み出しアドレスを間引くことである。(Prior Art) A simple means of displaying image data on a reduced image monitor from image data stored in memory for normal display or normal reproduction is to thin out the read addresses of the memory.
しかし、モニタ表示に用いるメモリは、1つの画素デー
タのモニタ表示の時間タイミングtに対し、メモリ素子
のアクセスタイムTが長い出とから、tXN≧Tとなる
並列数Nを求め、時系列順のN個の画素データを、N個
の表示用メモリに並列に書き込み、N個の表示用メモリ
から、N個の画素データを並列に読み出して、それをL
xN時間内で、もとの時系列順に直列に組みたて1通常
画像表示としてモニタに供給するようにしている。However, for the memory used for monitor display, since the access time T of the memory element is long with respect to the time timing t of monitor display of one pixel data, the number of parallels N such that tXN≧T is calculated and Write N pixel data in parallel to N display memories, read N pixel data in parallel from N display memories, and read it in parallel.
Within xN time, the images are assembled in series in the original chronological order and supplied to the monitor as one normal image display.
原画の172の縮小画像を、モニタ表示として得るため
には、第2図に斜線で示すように、水平方向に1画素お
きにデータを間引く必要がある。この間引き処理を行う
のに、2つの手法が提案されている。In order to obtain 172 reduced images of the original image as a monitor display, it is necessary to thin out the data every other pixel in the horizontal direction, as shown by diagonal lines in FIG. Two methods have been proposed to perform this thinning process.
その第1は、アクセスタイムの短い表示用メモリを、通
常の読み出し周期の1/2周期でアクセスし、1周期2
N画素分のデータを読み出し、並・直変換(パラレル/
シリアル変換;以下P/S変換と略記する。)の時に、
1つおきで、1周期について。The first method is to access the display memory, which has a short access time, in half the normal readout cycle, and
Read data for N pixels and perform parallel/direct conversion (parallel/direct conversion)
Serial conversion; hereinafter abbreviated as P/S conversion. ) at the time of
Every other one, about one cycle.
8画素分のデータとなるよう、不要のデータを間引く方
法である。This is a method of thinning out unnecessary data so that it becomes data for 8 pixels.
第2は、同一の画像データを同一の番地に記憶する2つ
の表示用メモリを備え、一方のメモリから、例えばアド
レスのL S B (O下位ビット)「0」として読み
出すと同時に、その次のアドレス(例えばアドレスのL
S Bを1”としたアドレス)で、他方のメモリから
読み出し、読み出された2N画素分のデータを、 P/
S変換時に8画素分のデータとなるよう、不要のデータ
を間引くという方法である。The second type is equipped with two display memories that store the same image data at the same address, and at the same time it is read out from one memory as, for example, LSB (lower bit of O) "0" of the address, and at the same time the next address (e.g. address L)
SB is set to 1'') from the other memory, and the read data for 2N pixels is transferred to P/
This is a method of thinning out unnecessary data so that there is data for 8 pixels during S conversion.
(発明が解決しようとする問題点)
しかし、第1の方法は、アクセスタイムの短いメモリ素
子を必要とし、その装置は高価なものとなる。(Problems to be Solved by the Invention) However, the first method requires a memory element with a short access time, making the device expensive.
第2の方法も、複数台の表示用メモリを備える必要があ
り、極めて不経済である。さらに、1/4の縮小画像、
1/8の縮小画像を得るためには、1/2の縮小画像を
得る以上に不経済なものとなる。The second method also requires the provision of a plurality of display memories, which is extremely uneconomical. Furthermore, a 1/4 reduced image,
Obtaining a 1/8 scaled image is more uneconomical than obtaining a 1/2 scaled image.
(発明の目的)
よって本発明は、アクセスタイムの短いメモリ素子を必
要とせず、また余分な表示用メモリを必要としないで、
七二タ上に原画に忠実な縮小画像を得ること、換言すれ
ば通常表示する従来の表示用メモリを使って、原画に忠
実な縮小画像を得ることを主たる目的とする。(Object of the Invention) Therefore, the present invention does not require a memory element with a short access time, and does not require an extra display memory.
The main purpose is to obtain a reduced image that is faithful to the original image on a 72-inch screen, in other words, to obtain a reduced image that is faithful to the original image using a conventional display memory that is normally displayed.
(問題点を解決するための手段)
問題点を解決するため1本発明では、画素メモリを構成
すると個のメモリ素子に、Oから順次に2m−1まで番
号づけした各メモリ素子の同一番地に。(Means for solving the problem) In order to solve the problem, in the present invention, when a pixel memory is configured, memory elements are numbered sequentially from 0 to 2m-1, and at the same location of each memory element. .
画像を構成する時系列順の一群の画素データ2m個毎に
、画素データを画素メモリに書き込み、モニタ表示する
時には、書き込んだ画素データを1画素メモリから並列
に読み出し、時系列順に並べかえる場合において、直列
/並列変換してからの書き込時、読み出してからの並列
/直列変換時に、画素メモリーこ与える番地、直列/並
列変換と並列/直列変換を制御することによって、画素
データ順の表示、又は縮小表示を行わせることを基本と
している。When pixel data is written to the pixel memory for every 2m pieces of pixel data in a group in chronological order constituting an image and displayed on a monitor, the written pixel data is read out in parallel from one pixel memory and rearranged in chronological order. , displaying the order of pixel data by controlling the address given to the pixel memory, serial/parallel conversion, and parallel/serial conversion when writing after serial/parallel conversion, and during parallel/serial conversion after reading. Or, it is basically a reduced display.
メモリにデータを書き込む場合、従来は、前記メミリ素
子(2m個)の同一番地には、メモリ素子番号順に、時
系列画素データ(2m個)が画素データ順に書き込まれ
ていたが、本発明では、そのメモリ素子をアクセスする
番地の違いによって、メモリ番号と時系列画素データの
順序との対応を変更して書き込む、これは5画:M縮小
読み出し時に、縮小率に応じて間引かれた2個の画素デ
ータを一群として読み出すため、単純に1時系列順でメ
モリ番号順に書き込んだのでは、2m個のメモリ素子か
ら1回の並列読み出し時に必要なデータ2個が得られな
いという状態が起こるからである。When writing data to a memory, conventionally, time-series pixel data (2 m pieces) were written in the same location of the memilli elements (2 m pieces) in the order of the memory element number, but in the present invention, Depending on the address to access the memory element, the correspondence between the memory number and the order of time-series pixel data is changed and written. This is 5 pixels: M When reading the reduced image, 2 pixels are thinned out according to the reduction rate. In order to read out pixel data as a group, if you simply write in chronological order and memory number order, you will not be able to obtain the two pieces of data you need in one parallel read from 2m memory elements. It is.
上記のようにしてメモリ素子に書き込まれたデータを1
通常表示を行うことも、また縮小表示を行うこともでき
るよう1通常表示又は縮小表示のために、読み出すには
2m個のメモリ素子から、1回の並列読み出しによって
必要とする2m個のデータが得られるよう、メモリ素子
各々に独立のアドレスを与えてアクセスし、縮小表示に
際して、間引いた時に必要なデータの格納されている番
地を、それぞれ同時並列に読み出して、この読み出され
た2m個のデータを1時系列順序に並び換えて表示する
。The data written to the memory element as described above is
In order to perform normal display and reduced display, 2m pieces of data are required to be read from 2m memory elements in one parallel readout for normal display or reduced display. In order to obtain the data, each memory element is accessed by giving an independent address, and when reducing the display, the addresses where the data necessary for thinning out are stored are read simultaneously in parallel, and the read 2m pieces of data are The data is rearranged and displayed in chronological order.
通常表示と1/2縮小表示の場合を例にとって、より具
体的に述べると、メモリ素子のアドレスに=0.1,2
.3・・に対し、第(2k)画素データ群の2m個の画
素データを、メモリ素子の第(2k)番地(偶数番地)
に、画素データ順をメモリ素子の番号順に書き込み、第
(2に+1)画素データ群の2′個の画素データを、メ
モリ素子の第(2に+1)番地(奇数番地)に1画素デ
ータ順をメモリ素子の番号で、1、○+3+2+・・・
、 2m−]、 2m−2の順に暑き込む。Taking the case of normal display and 1/2 reduced display as an example, to describe it more specifically, the memory element address = 0.1, 2
.. 3..., 2m pixel data of the (2k)th pixel data group are stored at the (2k)th address (even address) of the memory element.
Write the pixel data order in the numerical order of the memory element, and write the 2' pixel data of the (2nd+1)th pixel data group to the (2nd+1)th address (odd address) of the memory element in the order of 1 pixel data. is the number of the memory element, 1, ○+3+2+...
, 2m-], and 2m-2.
次に、通常表示で画素データを読み出すときは、第(2
k)番地から読み出される画素データは、メモリ素子番
号順にモニタ側に出力し、第(2に+1)番地から読み
出される画素データは、メモリ素子の番号で1.0,3
,2.・・・、 2m−1,2m″−2の順にモニタ側
に出力する。Next, when reading pixel data in normal display, the second
k) The pixel data read from the address is output to the monitor in the order of memory element number, and the pixel data read from the (2nd +1) address is 1.0, 3 in memory element number.
,2. ..., 2m-1, 2m''-2 are output to the monitor side in this order.
1/2縮小表示で画素データを読み出すときは、メモリ
素子に与える垂直番地及び水平番地を通常表示の2倍に
し、偶数の水平番地で、偶数記号のメモリ素子から画素
データを読み出すと同時に。When reading pixel data in 1/2 reduced display, double the vertical address and horizontal address given to the memory element as in normal display, and simultaneously read pixel data from the memory element with even symbol at an even horizontal address.
もう1系統の独立のアドレスラインを介して、先の偶数
の水平番地に1を加えた水平番地で奇数番号のメモリ素
子から画素データを読み出す。Pixel data is read from the odd-numbered memory element at a horizontal address obtained by adding 1 to the previous even-numbered horizontal address via another independent address line.
そして、読み出されたと個の画素データを、メモリ素子
を選択するmビットの番地データを制御して1時系列順
に組み立て、モニタ側に出力するものである。Then, the read pixel data is assembled in one chronological order by controlling m-bit address data for selecting a memory element, and output to the monitor side.
一般に、1個のメモリ素子を用いて、単純に画像データ
を、画像歪を発生せずに、間引くだけで得られる画像の
最も小さな縮小率は、1/2mである。Generally, the smallest reduction ratio of an image that can be obtained by simply thinning out image data without causing image distortion using one memory element is 1/2 m.
この場合、通常表示、1/2縮小表示、1/4縮小表示
、・・・172m縮/JS表示が任意に選べるようにす
る。In this case, normal display, 1/2 reduced display, 1/4 reduced display, . . . 172m reduced/JS display can be arbitrarily selected.
2°個のメモリ素子に画像データを記憶させる順は、メ
モリ素子の最下位アドレス2°に対して(アドレスOか
らアドレス2m″に対して)、アドレスOには単に画素
データ順に、メモリ素子番号順に記憶させ、アドレス1
には、画素データを画素データ順を1つシフトさせて、
メモリ素子番号順に記憶させてゆく、1つシフトさせる
ことにより、はみ出た画像データは、1つシフトさせた
ことにより、空くメモリ素子番号に入れる。このように
して、アドレス2m−1迄順に1つシフトさせて記憶さ
せる。The order in which image data is stored in the 2° memory elements is for the lowest address 2° of the memory element (from address O to address 2m''), and at address O, the memory element number is simply stored in the order of the pixel data. Address 1
To do this, shift the pixel data order by one,
The image data is stored in the order of memory element numbers, and by shifting by one, the image data that protrudes is put into an empty memory element number by shifting by one. In this way, the data is sequentially shifted and stored up to address 2m-1.
上記のように記憶させることによって5間引きした画像
データを読み出せることになる。By storing the data as described above, the image data thinned out by 5 can be read out.
読み出す順は1通常表示では、読み出した画素データと
個を、メモリ素子の最下位アドレスとに応じて、画像デ
ータ順になるように並び変え、1/2縮小表示では、水
平番地、垂直番地を通常表示の2倍にし、独立のアドレ
スラインを介して、メモリ素子の偶数番めは、fk下位
アドレス2k(k=0.l、2.−・−72)を与えて
、画素データを読み出し、奇数呑めは、最下位アドレス
2に−1を与えて1画素データを読み出し、合計2個を
画素データ順に並びかえる。The reading order is 1. In normal display, the read pixel data and pieces are arranged in the order of the image data according to the lowest address of the memory element, and in 1/2 reduced display, the horizontal and vertical addresses are Double the display, and through independent address lines, the even numbered memory elements are given fk lower address 2k (k=0.l, 2.--72) to read out pixel data, and the odd numbered For drinking, -1 is given to the lowest address 2, one pixel data is read out, and a total of two pieces of data are rearranged in the order of pixel data.
一般に2m72°(n=1+2.・m)縮小表示では、
水平番地垂直番地を通常表示の2倍し、メモリ素子番号
2n毎に、独立のアドレスラインを介して、メモリ素子
グループに分け、アドレス最下位2n毎に、メモリ素子
グループ内のメモリ素子の0番目については、アドレス
0で読み出した画素データを、メモリ素子の1番目につ
いては、アドレスで読み出した画素データを、メモリ素
子に番目にっいては、アドレスにで読み出した画素デー
タを、合計2m個読み出し、画素データ順に並びかえる
のである。Generally, in a 2m72° (n=1+2.・m) reduced display,
Multiply the horizontal address and vertical address by twice the normal display, divide each memory element number 2n into memory element groups via an independent address line, and for every lowest address 2n, the 0th memory element in the memory element group. For the first memory element, read the pixel data read at address 0, for the first memory element, read the pixel data read at the address, and for the second memory element, read the pixel data read at the address, for a total of 2m pieces. , the pixel data is rearranged in order.
(作 用)
下位アドレス2mの値に応じて、画素データの記憶順序
を変更する方法、表示目的(通常表示・縮小表示)、下
位アドレスどに応じて、画素メモリ毎にアクセスするア
ドレスを変えて2画素データを読み出す方法、目的に応
じた画素順データに並びかえる方法により、適宜の順次
の画素データが選ばれて通常表示又は縮小表示が行わn
る。(Function) Depending on the value of the lower address 2m, the address to be accessed for each pixel memory is changed depending on the method of changing the storage order of pixel data, the display purpose (normal display/reduced display), the lower address, etc. Appropriate sequential pixel data is selected for normal display or reduced display by the method of reading out the two pixel data and the method of rearranging the pixel data according to the purpose.
Ru.
(実施例)
以下、本発明を1/2縮小表示、通常表示の場合につい
ての実施例に基づいて、より具体的に説明する。(Example) Hereinafter, the present invention will be described in more detail based on examples for 1/2 reduced display and normal display.
実施例は、第3図に示すように、水平×垂直の寸法が、
2048 x 2048の表示用メモリ(1)を備え、
1024 X 1024の画面寸法をもつCRTモニタ
(2)に開示する場合である0通常は、画面寸法と等し
い1024x 1024のひとまわりのメモリ領域(1
n)を表示する。In the example, as shown in FIG. 3, the horizontal x vertical dimensions are
Equipped with 2048 x 2048 display memory (1),
When displaying on a CRT monitor (2) with a screen size of 1024 x 1024, normally a memory area of 1024 x 1024, which is equal to the screen size (1
Display n).
表示用メモリ(1)に収容される画像データは。The image data stored in the display memory (1) is as follows.
例えば、第4図に示すように1時系列順に、○から22
22−1まで番号付けられて4M個の画素データからな
るものとする。For example, as shown in Figure 4, in 1 chronological order, from ○ to 22
It is assumed that the pixel data is numbered up to 22-1 and consists of 4M pixel data.
カラー製版用システムに用いられるカラー画像表示の場
合には、全情報員は、4MX1バイトX色数であるが、
ここではFFu4を表現する深さ方向の1バイト及び色
数の情報は示さず、以下の説明では省略する。In the case of a color image display used in a color prepress system, the total information size is 4MX x 1 byte x number of colors.
Here, information on one byte in the depth direction and the number of colors representing FFu4 is not shown and will be omitted in the following description.
第4図では、4M個の画素データを、時系列順の群番号
と、群内の時系列順の画素位置番号で表現している。In FIG. 4, 4M pixel data are expressed by group numbers in chronological order and pixel position numbers in chronological order within the group.
例えば、左上隅の16個のく2m・・・2’ = 16
)の画素データは、第0群の画素位置番号0,1,2.
・・・9゜A、B、C,D、E、Fの16個のデータを
示している。右下隅のデータ群は、第12m群の時系列
順の16個の画素データを示している。最終のデータで
ある右下隅のものは、第(2m1)群の番号OからFま
での画素データを示している。For example, 16 squares in the upper left corner 2m...2' = 16
) is the pixel position number 0, 1, 2, . . . of the 0th group.
...16 data of 9°A, B, C, D, E, F are shown. The data group in the lower right corner shows 16 pixel data in chronological order of the 12mth group. The final data in the lower right corner shows pixel data from numbers O to F of the (2m1) group.
以下1画素データを示すときは、群番号0〜(2m8+
)と9画素位置番号0−Fの2つの組合せで表現する。Below, when indicating one pixel data, group numbers 0 to (2m8+
) and nine pixel position numbers 0-F.
この第0群から第(2m−1)群までの画像データは、
水平方向に128群(128X16=2048)−垂直
方向に2048群に区分して1表示メモリ(1)のサイ
ズ(第3図)に対応づけている。The image data from the 0th group to the (2m-1)th group is
It is divided into 128 groups (128×16=2048) in the horizontal direction and 2048 groups in the vertical direction, which correspond to the size of one display memory (1) (FIG. 3).
表示メモリ(1)の具体的な構成は、第5図に示すよう
に、16個の255KX1ピントのメモリ素子(M)。The specific structure of the display memory (1) is, as shown in FIG. 5, 16 memory elements (M) of 255K×1 focus.
・・・、(M)を並列に配置し、メモリブロック(MB
)を構成して、このメモリブロック(MB)を、1ピン
ト×4にとして使用している。..., (M) are arranged in parallel, and the memory block (MB
), and this memory block (MB) is used as 1 pin×4.
各メモリ素子(M)には、予め、メモリ素子番号0.1
,2.・・・、E、Fが付与されている。以下。Each memory element (M) has a memory element number of 0.1 in advance.
,2. ..., E, F are given. below.
各メモリ素子を、この番号で区別して指称する。Each memory element is distinguished and designated by this number.
各メモリ素子(M)は、0から(12m’−1)までの
番地をもち、時系列順の画像データが、仮にこの番地類
に収容されるとすれば、第4図の画像データ構成に対応
づけると、第n群の16個の画素データは、各メモリ素
子(M)の同一番地、すなわち第n番地に収容される。Each memory element (M) has an address from 0 to (12m'-1), and if image data in chronological order is stored in these addresses, the image data structure shown in FIG. In correspondence, the 16 pixel data of the nth group are stored in the same location of each memory element (M), that is, the nth address.
第1図は、4M画像を、I M (1024X 102
4)に縮小可能な表示システムの概略ブロック図登示す
。Figure 1 shows a 4M image, I M (1024X 102
4) shows a schematic block diagram of a reducible display system.
回路ブロック(3)、(4)、(5)、(6)、(7)
、(8)は、マイクロプロセサ(9)からの信号で制御
される。Circuit blocks (3), (4), (5), (6), (7)
, (8) are controlled by signals from the microprocessor (9).
垂直アドレス発生回路(3)は、CRT (2)の水平
周
廣期信号にも同期して、0+αから1023+α(αは
CP TJ (9)により設定される定数で、垂直方向
のシフト値を表わす0〜1024までの整数でであり。The vertical address generation circuit (3) also synchronizes with the horizontal cycle signal of the CRT (2), and generates a range from 0+α to 1023+α (α is a constant set by CP TJ (9), and represents a shift value in the vertical direction, from 0 to 1023+α). It is an integer up to 1024.
1/2JR小表示のときには、0が設定される)までの
アドレスを発生する。When the 1/2 JR small display is displayed, addresses up to 0 (0 is set) are generated.
水平アドレス発生回路(4)は、1水平開期信号の期間
に、0+βから、1023+β(βはCP U (9)
により設定される定数で、水平方向のシフト値を表わす
0〜1024までの整数であり、1/2縮小表示のとき
には0が設定される)までのアドレスを発生する。The horizontal address generation circuit (4) generates a signal from 0+β to 1023+β (β is CPU (9)) during the period of one horizontal opening signal.
This is a constant set by , and is an integer from 0 to 1024 representing the horizontal shift value, and generates an address up to 0 (0 is set for 1/2 reduction display).
表示メモリ書込み回路(5)は、書き込み時、表示用メ
モリ(1)に、メモリ素子選択用の4ビツトのアドレス
信号を供給する。ディスク(10)に格納されている画
像データは、表示メモリ書込み回路(5)を通して、表
示用メモリ(1)に書き込まれる。回X(6)、(7)
は、マイクロプロセサ(9)から、縮小表示を示す制御
信号が与えられたときにのみ能動化する。The display memory write circuit (5) supplies a 4-bit address signal for memory element selection to the display memory (1) during writing. Image data stored on the disk (10) is written to the display memory (1) through the display memory write circuit (5). Times X (6), (7)
is activated only when a control signal indicating reduced display is applied from the microprocessor (9).
回路(6)は、垂直アドレス発生回路(3)で発生した
垂直アドレスを2倍する1回路(7)は水平アドレス発
生回路(4)で発生した水平アドレスの上位7ビツト分
を2倍する。The circuit (6) doubles the vertical address generated by the vertical address generation circuit (3). The circuit (7) doubles the upper 7 bits of the horizontal address generated by the horizontal address generation circuit (4).
P/S変換制御回路(8)は、水平アドレス発生回路(
4)から供給される下位4ビツトのアドレス信号に基づ
いて1表示メモリ(1)後段のP/S変換回路(11)
を制御する。このP/S変換制御回路(8)は、マイク
ロプロセサ(9)からの制御信号に応じて、通常表示と
縮小表示に対応する異なる2つの態様で動作する。The P/S conversion control circuit (8) includes a horizontal address generation circuit (
4) One display memory (1) and subsequent P/S conversion circuit (11) based on the lower 4 bit address signal supplied from
control. This P/S conversion control circuit (8) operates in two different modes corresponding to normal display and reduced display according to control signals from the microprocessor (9).
表示用メモリ(1)の書き込まれた画像データは、垂直
アドレス発生回路(3)からの11ビツトの垂直アドレ
スと、水平アドレス発生回路(4)からの上位7ビツト
の水平アドレスからなる合計18ビツトでアクセスされ
る。The image data written in the display memory (1) consists of a total of 18 bits consisting of an 11-bit vertical address from the vertical address generation circuit (3) and a horizontal address of the upper 7 bits from the horizontal address generation circuit (4). accessed with
この18ビツトのアドレスは、第5図に示した各メモリ
素子(M)に与えられ、すべてのメモリ素子(M)から
、1画素分のデータが読み出される。読み出しく周期)
は、 320ns (メモリ素子のアクセスタイムは3
20ns以下)毎に行なわれる。This 18-bit address is given to each memory element (M) shown in FIG. 5, and data for one pixel is read out from all memory elements (M). readout period)
is 320ns (memory element access time is 320ns
20 ns or less).
表示用メモリ(])から読み出された並列の16画素デ
ータは、P/S変換回路(11)において、20nsの
クロックで直列に変換される。直列の画素データは、D
/^変換回路(12)でアナログ信号に変換され、CR
T(2)に1画120nsで表示される。The parallel 16 pixel data read out from the display memory (]) is converted into serial data using a 20 ns clock in the P/S conversion circuit (11). The serial pixel data is D
/^ Converted to an analog signal by the conversion circuit (12) and CR
One screen is displayed on T(2) at 120 ns.
書き込み時のアドレス制御方法髪、第6図、第7図に基
いて、説明する。The address control method during writing will be explained based on FIGS. 6 and 7.
各メモリ素子(M)は、11ビツトの垂直アドレスVa
dd O〜10と、水平アドレスHadd O= 10
のうちの上位7ビント1ladd4〜10とを合せた。Each memory element (M) has an 11-bit vertical address Va
dd O~10 and horizontal address Hadd O=10
The top 7 bins 1 lad 4 to 10 were combined.
18ビツトのメモリ素子アドレスMaddでアクセスさ
れる。下位4ビツトHadd O〜3は、メモリ素子(
M)内の番地をアクセス(チップセレクト)するのに使
われる。It is accessed with an 18-bit memory element address Madd. The lower 4 bits Hadd O~3 are memory elements (
It is used to access (chip select) the address in M).
このアドレスMaddが偶数のとき(Hadd 4 =
O)は、時系列順次の16個から成る1群の画素デー
タを。When this address Madd is an even number (Hadd 4 =
O) is a group of 16 pixel data arranged in chronological order.
メモリ素子番号で0.1,2,3.・・・、E、Fの順
に1画素分ずつ番き込む0例えば、第0群の画素データ
であれば、その1番目の画素データ(0,0)(0群の
画素位置番号)が、メモリ(M−0)のO番地に書き込
まれ、2番目の(o、i)は、メモリ素子(M −1)
の0番地に書き込まれる。Memory element number 0.1, 2, 3. ..., E, F, numbering one pixel at a time 0 For example, if it is pixel data of the 0th group, the first pixel data (0, 0) (pixel position number of the 0th group) is Written to address O of memory (M-0), the second (o, i) is written to memory element (M-1)
is written to address 0.
メモリ素子に与えるアドレスMaddが奇数のときには
、()Hadd4 = 1 )、 16個から成る1群
の画素データを時系列順に、メモリ素子番号で、1,0
゜3.2,5,4.・・・、F、Eの順に書き込んでゆ
く。When the address Madd given to the memory element is an odd number, () Hadd4 = 1), a group of 16 pixel data is stored in chronological order by memory element number 1, 0.
゜3.2,5,4. ..., F, E in that order.
例えば、第11群の画素データであれば画素データ(1
,0)は、メモリ素子(M−0)の1番地に書き込むの
でなく、メモリ素子(M−1)の1番地に書き、画素デ
ータ(1,1)が、メモリ素子(M −0)の1番地に
書き込まれる。For example, if the pixel data of the 11th group is pixel data (1
, 0) is not written to address 1 of memory element (M-0), but written to address 1 of memory element (M-1), so that pixel data (1, 1) is Written to address 1.
この書き込み制御は、第6図に示すように、従来の水平
アドレスのLSBに替えて、水平アドレスのLSB (
= 1ladd O)とメモリ素子アドレスMaddの
LSB(= Hadd 4 )を入力とする排他論理和
回路(13)の出力、 HaddO’ を用いて行う。As shown in FIG. 6, this write control uses the LSB (
This is performed using the output HaddO' of the exclusive OR circuit (13) which receives as inputs the LSB (=Hadd4) of the memory element address Madd and the LSB (=Hadd4) of the memory element address Madd.
4人力16出力のデコーダ(14)は、1ladd O
’ 、Haddl 、 I(add2 、 Hadd3
から、メモリ素子(M−0)、(M−1)、・・、 (
M −F)のそれぞれのチップセレクト信号C5O,C
5I、 −、C5Fを作るが、 Hadd4 = Oで
あれば、 1ladd O= Hadd O’であり、
cso、 csi、 ・、 csFの順にアクティブ
となる。逆にHadd4=1であれれば、π羽〕= H
a d d O’ となって、 C5I、 C5O,C
53、・・・、 C5F、 C5Eの順にアクティブと
なる。The 4-man power 16-output decoder (14) is 1ladd O
', Haddl, I(add2, Hadd3
, memory elements (M-0), (M-1),..., (
M-F) respective chip select signals C5O, C
5I, -, C5F is made, but if Hadd4 = O, then 1ladd O = Hadd O',
cso, csi, ., csF become active in this order. On the other hand, if Hadd4=1, π feathers] = H
a d d O', C5I, C5O, C
53, . . . , C5F, and C5E become active in this order.
このようにして、各メモリ素子に書き込まれた画素デー
タの様子を、第7図(B)に図解して示す。The state of pixel data written in each memory element in this way is illustrated in FIG. 7(B).
画素データの発生タイミングが早いとき(例えば20n
s)は、ランチ回路を設け、セレクト信号(C3O,C
5I、・・・、 C3F)によりラッチした画像データ
を、メモリ素子に書き込み周期(320ns)毎に、1
6個の画素データの並列書き込みを行えばよい。When the pixel data generation timing is early (for example, 20n
s) is provided with a launch circuit and select signals (C3O, C
The image data latched by 5I, ..., C3F) is written to the memory element once every cycle (320ns).
It is sufficient to write six pieces of pixel data in parallel.
こうして、4M画素分の表示用メモリに書き込み、読み
出して通常(4M画素のうち1M画素を表示する。)す
るには、画像データの順序を、読み出しアドレスHad
d4が偶数のときには順序通りとし、奇数のときは入れ
替える。In this way, in order to write to and read out the display memory for 4M pixels for normal display (displaying 1M pixels out of 4M pixels), the order of the image data is changed to the read address Had.
When d4 is an even number, the order is maintained, and when it is an odd number, the order is changed.
読み出して172縮小表示するには、通常表示における
α、βを0とし、Hadd上位7ビツト、Vadd11
ビットのアドレスを2倍し、偶数番号のメモリ素子(M
−0)、(M−2)、(M−4)、・・・、 (M −
E)に対して偶数番地だけを読み出し、これと同時に、
奇数番号のメモリ素子(M−1)、(M−3)、・・・
、 (M −F)に対しては、上記偶数番地に1を加え
た番地で読み出す。To read and display with 172 reduced size, α and β in normal display are set to 0, Hadd upper 7 bits, Vadd11
The address of the bit is doubled and the even numbered memory element (M
-0), (M-2), (M-4), ..., (M-
Read only even addresses for E), and at the same time,
Odd numbered memory elements (M-1), (M-3),...
, (M - F) is read at an address obtained by adding 1 to the above even address.
第7図(8)では読み出される画素データをOで囲い、
メモリ番地との関係を示している。In FIG. 7 (8), the pixel data to be read out is surrounded by O,
It shows the relationship with memory addresses.
ここに1通常表示におけるアドレスを2倍したものとは
、第1図にも示したようにα、βを0として素子のアド
レスである水平アドレスの上位7ビツトと垂直アドレス
の11ビツトを、それぞれ2倍したもののことである。Here, 1 is the address in normal display multiplied by 2. As shown in Figure 1, α and β are set to 0, and the upper 7 bits of the horizontal address and 11 bits of the vertical address, which are the device address, are respectively It is twice as much.
通常の(0,0)画素データから表示する場合では、表
示すイズが1024 X 1024であるので、アドレ
スは10ビツトXIOビツトで済み、水平、垂直アドレ
スの両者とも、α、βがOのときは、最上位ビットは常
にOとなっている。したがって、この(’o、o)デー
タからの表示用アドレスを2倍しても、オーバーフロー
はなく、合計18ビツトのアドレスで各メモリ素子をア
クセスすることに変りはない。When displaying from normal (0,0) pixel data, the display size is 1024 x 1024, so the address only needs 10 bits (XIO bits), and both the horizontal and vertical addresses are The most significant bit is always O. Therefore, even if the display address from this ('o, o) data is doubled, there will be no overflow and each memory element will still be accessed using a total of 18 bits of address.
上記制御を行う回路例を第8図に示す。An example of a circuit for performing the above control is shown in FIG.
図示のように、偶数番号のメモリ素子(M −0) 。As shown, even numbered memory elements (M-0).
(M−2)、(M−4)、・・・、 (M −E)に至
るアドレスライン(15)と、奇数番号のメモリ素子(
M−1)、(M−3)、・・・(M−F)に至るアドレ
スライン(16)の2系統を備え。Address lines (15) leading to (M-2), (M-4), ..., (M-E) and odd numbered memory elements (
Equipped with two systems of address lines (16) leading to M-1), (M-3), ... (M-F).
偶数番地に1を加える動作を、排他論理和回路(17)
で行っている。The exclusive OR circuit (17) performs the operation of adding 1 to even addresses.
I'm doing it.
すなわち、通常/縮小表示切り換え信号Eχが1(ハイ
レベル信号rHJに対応)にされると、ゲート回路(1
8)を介して、α、βがOとなったアドレスを2倍した
アドレスが、アドレスライン(15)を通って偶数番号
のメモリ素子に与えられ、同時に、Hadd 4を反転
したRTaTa−を最下位ビットとした+1の奇数のア
ドレス信号がアドレスライン(16)を通して奇数番号
のメモリ素子に与えられる。That is, when the normal/reduced display switching signal Eχ is set to 1 (corresponding to the high level signal rHJ), the gate circuit (1
8), an address that is twice the address where α and β are O is given to the even numbered memory elements through the address line (15), and at the same time RTaTa-, which is the inversion of Hadd 4, is Odd address signals of +1 as the lower bits are applied to odd numbered memory elements through address lines (16).
各メモリ素子からデータDO〜DFが、読み出し周期(
320ns)毎に同時に読み出され、ラッチ(26)を
介してセレクタ(25)に与えられる。Data DO to DF are read from each memory element at a read period (
320 ns) and provided to the selector (25) via the latch (26).
例えば、2倍アドレスのHadd 4がO#地とすると
、偶数番号のメモリ素子からはDo、 D2.D4.・
・・に(0,0)、(0,2)、(0,4)・・・のデ
ータが、他方、奇数番号のメモリ素子からは、Di、
D3. D5.・・・に(1゜0)、(1,2)、(1
,4)・・・のデータが読み出される(第9図(^))
。For example, if the double address Hadd 4 is set to O#, Do, D2 . D4.・
..., the data (0,0), (0,2), (0,4), etc. are stored in Di,
D3. D5. ...to (1°0), (1,2), (1
, 4)... are read out (Figure 9 (^))
.
この読み出された1つ飛びのデータDは、表示時系列順
には整っていない、そこで、 P/S変換時に、水平ア
ドレスの下位4ビツトの信号を制御することで、第9図
(B)に示される順序圧しい表示データを得るようにし
ている。This read data D is not arranged in display chronological order, so by controlling the lower 4 bits of the horizontal address during P/S conversion, the data D is displayed as shown in FIG. 9(B). I am trying to obtain overwhelming display data in the order shown.
すなわち、第8図に示すように、I6の出力データDO
−OFから、1つのデータを選択するセレクタ(25)
を使用し、4ビツトのセレクト信号を、下位からHad
d O、Hadd 1 、 Hadd 2 、 Had
d 3とするかわりに、セレクタ(2m) 〜(24)
で切換えて、Hadd 3 。That is, as shown in FIG. 8, the output data DO of I6
-Selector (25) that selects one data from OF
is used to send the 4-bit select signal from the lower
d O, Hadd 1, Hadd 2, Had
Instead of d 3, selector (2m) ~ (24)
Switch with Hadd 3.
Hadd O、Hadd 1 、 Hadd 2として
出力データを元の時系列順に配列するようにしている。The output data is arranged in the original chronological order as Hadd O, Hadd 1, and Hadd 2.
このセレクト信号は、 Pus変換制御回路(8)から
与える。This select signal is given from the PuS conversion control circuit (8).
通常/縮小切り換え信号EXが、「H」にされると、制
御人力BがrHJとなり、4入力択一セレクタ(2m)
、 (22) 、 (23) 、 (24)の入力2又
は入力3が選択される。Hadd3をLSBに、 Ha
dd O、Hadd 1 、 Hadd2が、それぞれ
のセレクタ(2m) 、 (22) 、 (23) 、
(24)から出力される。When the normal/reduction switching signal EX is set to "H", the control human power B becomes rHJ, and the 4-input selection selector (2m)
, (22), (23), and (24) are selected. Hadd3 to LSB, Ha
ddO, Hadd1, Hadd2 are the respective selectors (2m), (22), (23),
(24) is output.
4Mのメモリ領域の任意のIMを読み出す通常表示の場
合は、通常/縮小切り換え信号EXがロウレベル信号「
L」にされる。In the case of normal display in which any IM in the 4M memory area is read, the normal/reduction switching signal EX is set to the low level signal "
It is set to "L".
信号EXにより、ゲート回路(18)は閉じ、ゲート回
路(19)が開く、垂直、水平アドレスとも1ずつ歩進
する通常の素子アドレスが、ゲート回路(19)を介し
、同一のアドレス信号として、アドレスライン(1s)
、 06)を通り、すべてのメモリ素子に同時に入力
される。The gate circuit (18) is closed by the signal EX, and the gate circuit (19) is opened.The normal element address, which increments by 1 for both vertical and horizontal addresses, is passed through the gate circuit (19) as the same address signal. Address line (1s)
, 06) and is simultaneously input to all memory elements.
ところで、縮小表示を予定して、画素データの書き込み
時に偶数番地と奇数番地で異なる書き込み方をした。By the way, in preparation for reduced display, when writing pixel data, different writing methods were used for even addresses and odd addresses.
そこで、セレクタ(25)に与えるセレクト信号を、素
子アドレスの水平アドレスの最下位ビットHadd第7
図(C)を参照して、画素データを書き込む順序を説明
する。Therefore, the select signal given to the selector (25) is set to the lowest bit Hadd of the horizontal address of the element address.
The order in which pixel data is written will be explained with reference to FIG.
1/16縮小表示においては、16のメモリ素子から1
6個毎の画素データが読み出せるためには、メモリ素子
番号0からは、メモリ素子最下位アドレス(Hadd4
〜7)のO番地に第0群の0番の画素データが、・・メ
モリ素子番号のnからは、メモリ素子最下位アドレスの
n番地に第n群の0番のデータが、・・・読み出せなけ
ればならない、これにより、第7図(C)に座標(0,
0)から(F、F)にかけて、各群の0番の画素データ
を斜め下方45°に、各群の0番の画素データを書き込
む。In 1/16 reduced display, 1 out of 16 memory elements
In order to read out pixel data for every 6th pixel, starting from memory element number 0, the lowest memory element address (Hadd4
~7) The pixel data number 0 of the 0th group is at address O, and from the memory element number n, the data number 0 of the nth group is at address n, the lowest address of the memory element,... It must be possible to read out the coordinates (0,
0) to (F, F), the pixel data of No. 0 of each group is written diagonally downward at 45 degrees, and the pixel data of No. 0 of each group is written.
次に、178縮小表示については、16個のメモリ素子
から、8個毎の画素データが読み出させるためには、メ
モリ素子番号O〜7には、1716縮小表示のときに各
群の0番の画素データが書き込まれているから、メモリ
素子番号8〜Fに、各群の8番のデータを書き込む、メ
モリ素子最下位アドレスOについては、画素データを画
素データ順にメモリ素子番号順に入れるとすると、17
16縮少表示の4で制御するようにしている。Next, regarding 178-reduced display, in order to read out pixel data every 8th from 16 memory elements, memory element numbers O to 7 must be set to number 0 of each group during 1716-reduced display. Since the pixel data has been written, the data of number 8 of each group is written to memory element numbers 8 to F. For the memory element lowest address O, suppose that the pixel data is written in the order of the pixel data and in the order of the memory element number. , 17
It is controlled by 4 of 16 reduction display.
すなわち、セレクタ(2m)、(22)、(23)、(
24)の制御人力BはrLJであるから、入hOまたは
1が選択されるが、 Hadd4が入力される制御入力
Aに応じて、入力0と入力1のいずれかが選択される。That is, selectors (2m), (22), (23), (
Since the control human power B in 24) is rLJ, input hO or 1 is selected, but either input 0 or input 1 is selected depending on the control input A to which Hadd4 is input.
偶数番地のときには、Hadd 4 = Oで入力Oが
選ばれ、l+addoがLSBとなる。奇数番地のとき
には。When the address is an even number, input O is selected with Hadd 4 = O, and l+addo becomes the LSB. When it's an odd number address.
Hadd4 = 1で、入力1が選ばれ、LSBは石刀
)となる。When Hadd4 = 1, input 1 is selected and the LSB is stone sword).
これにより、セレクタ(25)においては、偶数番地の
とき、DO,DI、・・・、 DFの順となり、奇数番
地のときには、Di、 Do、 D3. D2.・・・
、 DF、 DEの順となる。 EXOR回路(17)
とセレクタ(25)は、第1図におけるP/S変換(1
1)の働きをしている。この読み出しとP/S変換の様
子を第10図に示す。As a result, in the selector (25), when the address is an even number, the order is DO, DI, . . . DF, and when the address is an odd number, the order is Di, Do, D3 . D2. ...
, DF, DE. EXOR circuit (17)
and selector (25) perform P/S conversion (1
1). FIG. 10 shows the state of this readout and P/S conversion.
以上の実施例は、1/2縮小表示の場合であるが。The above embodiment is a case of 1/2 reduced display.
同様な方法で、 1/2’の縮小表示も可能である。A 1/2' reduction display is also possible using a similar method.
メモリ素子の数が2mあるときは通常表示、1/2縮小
表示、・・・、 1/2m縮小表示できることは先に述
べた。実施例としてメモリ素子数16の場合を説明する
。As mentioned above, when the number of memory elements is 2 m, normal display, 1/2 m reduction display, 1/2 m reduction display can be performed. As an example, a case where the number of memory elements is 16 will be explained.
説明と同様に、各群の8番の画素データを、斜め下方4
5°に各群の8番の画素データを書き込む。Similarly to the explanation, the pixel data of No. 8 in each group is
Write the 8th pixel data of each group at 5°.
1/4縮小、l/2縮小表示も、同様に考察して、第7
図(C)が描ける。Considering the 1/4 reduction and 1/2 reduction display in the same way, the seventh
Can draw diagram (C).
第11図に書き込み回路例、第12図、第13図、第1
4図に読み出し回路例を示す。Figure 11 shows an example of the write circuit, Figures 12, 13, and 1.
Figure 4 shows an example of a readout circuit.
第11図の書き込み回路例について説明する。The example of the write circuit shown in FIG. 11 will be explained.
第6図と異るのは(排他論理和)EX−OR回路(13
)の代わりに、加算器(31)を設けたことである。What is different from Fig. 6 is the (exclusive OR) EX-OR circuit (13
) is provided with an adder (31).
水平方向アドレス(Hadd O〜3)でメモリ素子番
号を選択し、メモリ素子最下位アドレス(Hadd4〜
7)で書き込み時の画素データ順とメモリ素子番号順の
シフトを行う。Select the memory element number using the horizontal address (Hadd O~3), and select the memory element lowest address (Hadd4~3).
Step 7) shifts the pixel data order and memory element number order during writing.
加算器(31)ではアドレス(HaddO〜3)とアド
レス()ladd 4〜7)が加算される。加算による
オード−フローは無視され、第7図(C)に示す如く、
メモリ素子の最下位アドレスに応じて、順送りで書き込
まれる0画素データの発生タイミングが早いときは、ラ
ッチ回路を設け、セレクト信号(cso、 csl・・
・、 C3F)によりラッチした画像データを、メモリ
素子に、書き込み周期毎に16個の画素データの書き込
みを行えばよい。The adder (31) adds the address (HaddO-3) and the address ()ladd4-7). Ord-flow due to addition is ignored, and as shown in FIG. 7(C),
If the generation timing of 0 pixel data written sequentially according to the lowest address of the memory element is early, a latch circuit is provided and select signals (cso, csl...
, C3F), 16 pixel data may be written to the memory element in each write cycle.
第12図(第11図の書き込み例)の読み出し回路例を
説明する。第8図と異るのは、 P/S変換制御回路(
8)と排他論理和回路(17)を、新しいP/S変換回
路(8′)と素子別アドレス作成回路(32)に置き替
えただけである。An example of the readout circuit shown in FIG. 12 (writing example shown in FIG. 11) will be described. What is different from Fig. 8 is the P/S conversion control circuit (
8) and exclusive OR circuit (17) are simply replaced with a new P/S conversion circuit (8') and element-specific address generation circuit (32).
アドレス2倍回路(6)(7)は、縮小表示に応じて、
2倍、4倍、8倍、16倍と変えねばらないことと。Address doubling circuits (6) and (7), depending on the reduced display,
That you have to change it by 2 times, 4 times, 8 times, 16 times.
シフト量α、βは縮小表示に応じて、0;α/4゜β/
4;α/8.β/8:α/16.β/16とか、適当な
シフト量を設定することは言うまでもない。The shift amounts α and β are 0;α/4°β/ according to the reduced display.
4;α/8. β/8: α/16. Needless to say, an appropriate shift amount such as β/16 should be set.
P/S変換制御回路(8′)の詳細を第14図に、素子
別アドレス作成回路(32)の詳細を第13図に示す。Details of the P/S conversion control circuit (8') are shown in FIG. 14, and details of the element-specific address generation circuit (32) are shown in FIG. 13.
画素データの並び替えは、 P/S変換制御回路(8′
)と素子別アドレス作成回路(32)の両者の働きで完
成する。The pixel data is rearranged by the P/S conversion control circuit (8'
) and the element-specific address generation circuit (32).
これらの回路は、アドレスHaddO〜7.縮lh率を
アドレスとするROMに、第7図(C)における各々の
縮小表示における画素データ順にでてくるよう、データ
を作成してもよい。These circuits are located at addresses HaddO to 7. Data may be created in a ROM whose address is the reduction lh ratio so that the pixel data in each reduction display in FIG. 7(C) appears in order.
第13図は、素子別アドレス作成回路(32)の実施例
を示し、ゲート付セレクタ(51−0)〜(51−F)
と加算器(52−0)〜(52−F)で構成されており
、各々のメモリ素子(M −0)〜(M −F)のアド
レスが、縮小率に応じてシフト量が加算器(52)で加
算され、シフト量は、セレクタ(51−0)〜(51−
F)で選択される。FIG. 13 shows an embodiment of the element-specific address generation circuit (32), which includes gated selectors (51-0) to (51-F).
and adders (52-0) to (52-F), and the address of each memory element (M -0) to (M -F) is shifted by the adder (52-0) to (52-F) according to the reduction rate. 52), and the shift amount is added by selectors (51-0) to (51-0).
F) is selected.
第0番目のメモリ素子(M−0)のアドレスAdd M
Oは、シフト量は縮小表示にかかわりなく、常に0であ
る0通常表示では、セレクタ(51)のG入力にrHJ
が入力され、セレクタの出力は全てOになる。Address of 0th memory element (M-0) Add M
0, the shift amount is always 0 regardless of reduced display.0 In normal display, rHJ is input to the G input of the selector (51).
is input, and all selector outputs become O.
シフト量はOである。The shift amount is O.
A、Bの値は、0,0、縮小率1/2のときは1/4の
ときは1,0.1/8のときは0,1.1/16のとき
は1゜1である。セレクタ(51)は、1/2縮小表示
のときはO入力を、1/4縮小表示のときは1人力を、
1/8縮小表示のときは2人力を、1/16縮/J1表
示のときは3入力を選ぶ。The values of A and B are 0, 0 when the reduction rate is 1/2, 1 when it is 1/4, 0 when it is 0.1/8, and 1°1 when the reduction rate is 1/16. . The selector (51) requires O input for 1/2 reduced display, and manual input for 1/4 reduced display.
Select 2 inputs for 1/8 reduced display, and 3 inputs for 1/16 reduced/J1 display.
第2番目のメモリ素子(M −Q)のアドレスAddM
12は、l/2表示では、偶数番目はシフト量が0.奇
数a目はシフト量は1.l/4表示では、順に4つずつ
のグル−プ4つに分け、グル−プの0番目にはシフトJ
10.1番目はシフトJll、2番目はシフト量が2.
3@目はシフト量が3となる。l/8表示では、順に8
つずつのグループ2つに分け、グループの0番目はシフ
ト量がOl・、8番目はシフト量が8となる。 l/1
6表示では、メモリ素子番号がシフト量となる。Address AddM of second memory element (M-Q)
12, in l/2 display, the shift amount is 0. For odd number a, the shift amount is 1. In l/4 display, it is divided into 4 groups of 4 in order, and the 0th of the group is set to shift J.
10.The first shift is Jll, and the second shift amount is 2.
The shift amount is 3 for the third @. In l/8 display, 8
The 0th group has a shift amount of Ol·, and the 8th group has a shift amount of 8. l/1
In the 6 display, the memory element number becomes the shift amount.
第14図は、 P/S変換制御回路(8′)の実施例で
。FIG. 14 shows an example of the P/S conversion control circuit (8').
゛セレクタ(71)〜(74ンとカロ算器(T7)、ゲ
ート(75)(76)で構成されている。It is composed of selectors (71) to (74), a Caro calculator (T7), and gates (75) and (76).
通常表示では、ゲー1− (75) (76)にr)(
Jが入力され、A、Bが共に「)(」となって、セレク
タ(71)〜(73)の3人力のアドレスHadd O
〜3の順に出力される。加算器(74)にて、アドレス
Hadd 4〜7が加算され、セレクタ(25)への出
力となる。第7図(C)の如く、アドレスHadd 4
〜7が、シフト量として、アドレスl1addO〜3に
加算されている。In normal display, game 1- (75) (76) r)(
J is input, A and B both become ")(", and the address Hadd O of the three selectors (71) to (73) is input.
-3 are output in order. The adder (74) adds the addresses Hadd 4 to 7 and outputs the result to the selector (25). As shown in Figure 7(C), address Hadd 4
~7 is added to address l1addO~3 as a shift amount.
l/2表示では、Hadd O〜3が2つおきであるの
で、Hadd O−3を1つずつずらすこと(Hadd
1 、2 。In l/2 display, Hadd O-3 is every second, so shift Hadd O-3 one by one (Hadd
1, 2.
3.0の順)により、2つおきにメモリ素子番号が選ば
れ、Hadd 4〜7が加算されることによって。3.0), every second memory element number is selected and Hadd 4 to 7 are added.
第7図(C)のメモリ素子のアドレス方向のシフトと等
しくなる。オーバーフローは無視されて順にまわる。This is equivalent to the shift in the address direction of the memory element in FIG. 7(C). Overflows are ignored and passed through in order.
l/4表示では、Hadd O〜3が4つおきであるの
で。In l/4 display, Hadd O~3 is every fourth.
l/2表示から、さらにHadd O〜3を1つずつず
らすこと(Hadd2,3,0.1のl/4)により、
4つおきにメモリ素子が選ばれ、Hadd 4〜7が加
算されることによって、第7図(C)のメモリ素子アロ
ドレス方向のシフトと等しくなる。オーバーフローは無
視され、順にまわる。By further shifting Hadd O~3 one by one from l/2 display (l/4 of Hadd2, 3, 0.1),
By selecting every fourth memory element and adding Hadds 4 to 7, it becomes equal to the shift in the memory element allodress direction in FIG. 7(C). Overflows are ignored and passed in order.
l/8表示では、Hadd O〜3が8つおきであるの
で。In l/8 display, Hadd O~3 is every 8th.
l/4表示から、さらにl+addo〜3を1つずつず
らすこと(Hadd3,0,1,2の順)により、8つ
おきにメモリ素子が選ばれ、Hadd4〜7が加算され
ることによって、第7図(C)のメモリ素子のアドレス
方向のシフトと等しくなる。オーバーフローは無視され
る。From the l/4 display, by further shifting l+addo~3 by one (in the order of Hadd3, 0, 1, 2), every eighth memory element is selected, and by adding Hadd4~7, the This is equivalent to the shift in the address direction of the memory element in FIG. 7(C). Overflow is ignored.
l/15表示では、16個おきであるので、1巡して。In l/15 display, it is every 16th item, so it goes around once.
Hadd O〜3は、その順通りでよい。Hadd O to 3 may be in that order.
メモリ素子(に−〇)〜(M−F)からのデータ出力は
。Data output from memory elements (ni-〇) to (M-F) is.
読み出し周期毎に、ラッチ(26)を介して、セレクタ
(25)に与えられる。It is applied to the selector (25) via the latch (26) every read cycle.
この実施例では、例えば第7図(C)に示すごとく、順
に画素データの杏き込み、読み出しをずらすようにした
が、ROMを用いれば周期性のある範囲内は、順序は問
わず、必ず必要とする順の画素データが読み呂せるよう
になっていればよいのはいうまでもない。In this embodiment, as shown in FIG. 7(C), for example, the loading and reading of pixel data is shifted in order, but if a ROM is used, within a periodic range, regardless of the order, it is always Needless to say, it is sufficient if the pixel data can be read in the required order.
このように、本発明は、メモリ素子への書き込みを制御
し、読み出しを制御し、そして読み出したデータの配列
を制御するものであり、 l/2. l/4縮小表示に
限らず、一般に、1/2’迄の縮小表示が可能である。As described above, the present invention controls writing to a memory element, controls reading, and controls the arrangement of read data. Not limited to 1/4 reduction display, but generally reduction display up to 1/2' is possible.
上記実施例は、画面サイズより大きなメモリサイズをも
つ場合を前提としたが、メモリサイズが画面サイズと同
等、同等以下の場合であっても、同様にこの方法を適用
でき、縮小画像を画面内(表示部以外は黒)に表示させ
ることもできる。The above embodiment assumes that the memory size is larger than the screen size, but even if the memory size is equal to or less than the screen size, this method can be applied in the same way, and the reduced image can be displayed within the screen. (The area other than the display part can be displayed in black).
通常画像表示、縮小画像表示の切換えは、モニタのブラ
ンキング期間に行うと、表示画像に乱れが発生しない。If switching between normal image display and reduced image display is performed during the blanking period of the monitor, no disturbance will occur in the displayed image.
また、上記実施例では、CRTモニタに画像を表示する
ものとして説明したが、印字装置で画像(縮小画像)を
印字するときに、本手法を同様に適用することを妨げる
ものではない。Further, although the above embodiment has been described as displaying an image on a CRT monitor, this method may be similarly applied when printing an image (reduced image) using a printing device.
(発明の効果)
以上のように、本発明によれば1時系列の画像データを
縮小率に対応する画素データ数単位で間引くように、画
像メモリに与える番地を制御するようにしたので、原画
に忠実な縮小画像を得ることができ、さらに、高速なメ
モリ素子を使うことなく、また画像メモリを複数使用し
なくても原画に忠実な縮ノ」鳥画像を得るのに、従来の
画像メモリをそのまま使うだけでよい。(Effects of the Invention) As described above, according to the present invention, since the address given to the image memory is controlled so that one time series of image data is thinned out in units of the number of pixel data corresponding to the reduction ratio, the original image It is possible to obtain a reduced image that is faithful to the original image, and furthermore, it is possible to obtain a reduced image that is faithful to the original image without using high-speed memory elements or multiple image memories. Just use it as is.
アドレスが変わるだけであるので、瞬時(例えばl/3
0とかl/60秒)に、通常画像表示又は縮小画像表示
の切換が行える。Since only the address changes, it is instantaneous (for example, l/3
0 or l/60 seconds), it is possible to switch between normal image display and reduced image display.
第1図は1本発明の一実施例の概略ブロック図、第2図
は、この実施例における画素データの間引き方の説明図
、
第3図は、実施例におけるメモリサイズと画面サイズの
対応を示す説明図、
第4図は、画像データの構成を示す説明図。
第5図は、メモリブロックの模式図。
第6図は、画像メモリの書き込み回路の詳細図、第7図
(^)、(B)、(C)は、1き込み時の説明図。
第8図は、読み出し回路の例示図、
第9図(^)、(B)、(C)は、縮小表示の場合の読
み出し及びP/S変換の説明図、
第10図(A)、(B)は1通常表示の場合の説明図、
第11図は、他の実施例の書き込み回路の詳細図、第1
2図は、第11図の実施例の読み出し回路の詳細図。
第13図及び第14図は、第12図の中のブロックの回
路の詳細図である。
(1)・・・表示用の画像メモリ (2)・・・
CRT(3)・・垂直アドレス発生回路 (4)・−
水平アドレス発生回路(5)・・・表示メモリ書き込み
回路 (6)、(7)・・アドレス2倍回路(8)・・
P/S変換制御回′N!(M)・・・メモリ素子(MB
)・・・メモリブロック (13)、(17)
・・・排他論理和回路(Is) 、 (16)・・・ア
ドレスライン (2m)〜(24)・・・セレクタ(
25)・・・セレクタ (26)・・
ラッチ第2図
第3囚
ダ メ
204a−一←
第7図(C)
ノL′)鵞)の1
0123456789ABCDEF
第9図
1ヒ右テ゛−y −一÷
手続補正書(自発)
昭和60年 4月72.日Fig. 1 is a schematic block diagram of an embodiment of the present invention, Fig. 2 is an explanatory diagram of how to thin out pixel data in this embodiment, and Fig. 3 shows the correspondence between memory size and screen size in the embodiment. FIG. 4 is an explanatory diagram showing the structure of image data. FIG. 5 is a schematic diagram of a memory block. FIG. 6 is a detailed diagram of the image memory write circuit, and FIGS. 7 (^), (B), and (C) are explanatory diagrams at the time of one write. FIG. 8 is an illustrative diagram of the readout circuit; FIGS. 9(^), (B), and (C) are explanatory diagrams of readout and P/S conversion in the case of reduced display; FIGS. 10(A), ( B) is an explanatory diagram in case of 1 normal display,
FIG. 11 is a detailed diagram of the write circuit of another embodiment, the first
FIG. 2 is a detailed diagram of the readout circuit of the embodiment of FIG. 11. 13 and 14 are detailed circuit diagrams of the blocks in FIG. 12. (1)...Image memory for display (2)...
CRT (3)...Vertical address generation circuit (4)...
Horizontal address generation circuit (5)...Display memory writing circuit (6), (7)...Address doubling circuit (8)...
P/S conversion control circuit 'N! (M)...Memory element (MB
)...Memory block (13), (17)
...Exclusive OR circuit (Is), (16)...Address line (2m) to (24)...Selector (
25)...Selector (26)...
Latch Figure 2 Figure 3 Prisoner Damage 204a-1 ← Figure 7 (C) No L') No. 1 0123456789ABCDEF Figure 9 1 Right -y -1 ÷ Procedural amendment (voluntary) 1985 4 Month 72. Day
Claims (7)
に分割し、分割各グループ毎の画素データを、2^mの
メモリ素子の同一番地に書き込んでおいて、2^m個の
メモリ素子から2^m個の画素データを並列に読み出し
、元の順序列に従うように並直列変換して、モニタに画
像を表示させる場合において、 メモリ素子に画素データを書き込む際には、上記2^m
個のメモリ素子をアクセスする連続する少くとも2つの
番地毎に、上記2^m個の連続する画素データの順序を
、アクセスする番地に対応して変えて2^m個の画素デ
ータの連続する少くとも2つのグループ毎にグループ内
の同一の特定番号の画素データが、互いに異なる番号の
メモリ素子に書き込まれるように制御し、 メモリ素子から画素データを読み出す際には、通常画像
表示のときは、連続するアドレスにより、上記2^m個
のメモリ素子から読み出した2^m個のデータを、書き
込み制御に応じて並びかえを行い、 1/2^n縮小画像表示のときは、垂直番地及び水平番
地ともに、1/2^n縮小に応じて2^n倍にし、かつ
、上記2^m個のメモリ素子を、 2^n個毎の2^m個の画素データが読み出されるよう
、書き込み制御に応じた2^n種類のアドレスで読み出
し、読み出した2^m個の画素データの、上記書き込み
制御と読み出し制御に基づいて、順序を整えて、 通常画像又は縮小画像のいずれにでも、任意に切換えて
表示できるようにしたことを特徴とする画像データの表
示方法。(1) Divide the pixel data forming the ordered sequence into groups of 2^m pieces, write the pixel data of each divided group to the same location of the 2^m memory elements, and When reading 2^m pixel data in parallel from the memory element, converting it from parallel to serial so that it follows the original sequence, and displaying the image on the monitor, when writing the pixel data to the memory element, the above 2. ^m
For every at least two consecutive addresses that access memory elements of Control is performed for at least two groups so that pixel data of the same specific number within the group is written to memory elements of mutually different numbers, and when reading pixel data from the memory elements, when displaying a normal image, , the 2^m pieces of data read from the 2^m memory elements are rearranged according to the write control using consecutive addresses, and when displaying a 1/2^n reduced image, the vertical addresses and Both horizontal addresses are multiplied by 2^n according to the 1/2^n reduction, and the above 2^m memory elements are written so that 2^m pixel data is read every 2^n. Read with 2^n types of addresses according to the control, arrange the order of the read 2^m pixel data based on the above writing control and readout control, and write it to either a normal image or a reduced image, as desired. 1. A method for displaying image data, characterized by being able to switch to and display image data.
毎の連続する順次画素データのグループの偶数番目を、
画素データ順次に、同じく奇数番目を、画素データ順の
偶数番目と奇数番目を入れかえて、それぞれ2^m個の
メモリ素子に書き込むことを特徴とする特許請求の範囲
第(1)項に記載の画像データの表示方法。(2) When pixel data is stored in the memory element, the even number of every 2^m consecutive sequential pixel data group is
The pixel data is sequentially written into 2^m memory elements by replacing the odd-numbered data with the even-numbered data and the odd-numbered pixel data, respectively. How to display image data.
表示する際、2^m個のメモリ素子から、データを読み
出し、メモリ素子をアクセスする最下位アドレスが偶数
のときは、メモリ素子順のデータ順に、メモリ素子をア
クセスする最下位アドレスが奇数のときは、メモリ素子
の偶数番目と奇数番目のデータを入れかえた順に、制御
してモニタに通常画像表示することを特徴とする特許請
求の範囲第(2)項に記載の画像データの表示方法。(3) When reading pixel data from memory elements and displaying a normal image, data is read from 2^m memory elements, and if the lowest address to access the memory elements is an even number, the data is read in the order of the memory elements. , when the lowest address for accessing the memory element is an odd number, the control is performed to display a normal image on the monitor in the order in which even and odd data in the memory element are exchanged. The method of displaying image data described in section 2).
小表示する際、垂直番地及び水平番地ともに2倍し、偶
数番目のメモリ素子には偶数のアドレスを、また奇数番
目のメモリ素子には、奇数のアドレスを同時に独立に与
え、連続する偶数、奇数のアドレスペア毎に、2^m個
のデータ読み出し、偶数番目のメモリ素子から読み出し
たメモリ素子番号順のデータと、奇数番目のメモリ素子
から読み出したメモリ素子番号順のデータとを、順次に
モニタに表示することを特徴とする特許請求の範囲第(
2)項に記載の画像データの表示方法。(4) When reading pixel data from a memory element and displaying it in a 1/2 reduced size, double both the vertical and horizontal addresses, assign an even address to an even numbered memory element, and assign an even address to an odd numbered memory element. Odd addresses are given simultaneously and independently, and 2^m data are read for each consecutive even and odd address pair, and the data read from the even numbered memory element in the order of the memory element number and the data from the odd numbered memory element are read. Claim No. 1, characterized in that the data read out in the order of memory element numbers is displayed sequentially on a monitor.
The method of displaying image data described in section 2).
毎の連続する順次画素データの順序を、メモリ素子アク
セスアドレス値に対応する値に応じて、巡回シフトさせ
て、メモリ素子順にシフトさせた画素データをメモリ素
子に記憶させることを特徴とする特許請求の範囲第(1
)項に記載の画像データの表示方法。(5) When writing pixel data from a memory element, the order of consecutive sequential pixel data every 2^m is shifted in the order of the memory element by cyclically shifting the order according to the value corresponding to the memory element access address value. Claim 1 (1) is characterized in that the pixel data thus obtained is stored in a memory element.
) How to display image data as described in section.
表示する際、読み出した2^m個の画像データを、アク
セスアドレス最下位2^mの数値に応じて並びかえて、
モニタに通常画像表示を行うことを特徴とする特許請求
の範囲第(5)項に記載の画像データの表示方法。(6) When reading pixel data from the memory element and displaying a normal image, rearrange the 2^m pieces of read image data according to the lowest 2^m value of the access address,
The method for displaying image data according to claim 5, characterized in that a normal image is displayed on a monitor.
n縮小画像表示する際、垂直番地、水平番地ともに2^
n倍し、番号順に2^n個ずつグループに分け、メモリ
素子に下位アドレスを0、1、・・・、2^n−1を独
立に与え、メモリ素子からデータ2^m個を読み出して
、各アクセスアドレス最下位2^mの数値に応じて、デ
ータ順序に並びかえて、モニタに1/2^n縮小表示を
行うことを特徴とする特許請求の範囲第(1)項又は第
(5)項に記載の画像データの表示方法。(7) Read pixel data from memory element and reduce by 1/2^
n When displaying a reduced image, both vertical and horizontal addresses are 2^
Multiply by n, divide into groups of 2^n pieces in numerical order, give lower addresses 0, 1, ..., 2^n-1 to the memory elements independently, and read 2^m pieces of data from the memory elements. , according to the numerical value of the lowest 2^m of each access address, the data order is rearranged and a 1/2^n reduced display is performed on the monitor. The method for displaying image data described in section 5).
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