JPS6269508A - Manufacture of compound semiconductor device - Google Patents
Manufacture of compound semiconductor deviceInfo
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- JPS6269508A JPS6269508A JP20975385A JP20975385A JPS6269508A JP S6269508 A JPS6269508 A JP S6269508A JP 20975385 A JP20975385 A JP 20975385A JP 20975385 A JP20975385 A JP 20975385A JP S6269508 A JPS6269508 A JP S6269508A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分子線エピタキシャル成長方法にかんする。更
に詳しくはマイクロ波素子あるいは発光・受光素子とし
て使用する単結晶薄膜を形成するための分子線エピタキ
シャル成長方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a molecular beam epitaxial growth method. More specifically, the present invention relates to a molecular beam epitaxial growth method for forming a single crystal thin film used as a microwave device or a light emitting/light receiving device.
化合物半導体デバイス、特に光デバイスの製法として、
薄い一様な層の成長、成分元素組成比の制御の容易さか
らエピタキシャル成長方法が一般的に利用されている。As a manufacturing method for compound semiconductor devices, especially optical devices,
Epitaxial growth methods are commonly used because of the ease of growing thin, uniform layers and controlling the composition ratio of component elements.
なかでも、最近特に注目さレテいる技術として、分子線
エピタキシャル成長方法(以下簡単のために「MBE
成長法」という)が知られており、例えばW 、 T
、 Tsangにより日経エレクトロニクス陽、308
,163(1983)において、該MBE成長法並びに
薄膜周期構造を利用したデバイスが詳細に説明されてい
る。Among them, a technique that has recently received particular attention is the molecular beam epitaxial growth method (hereinafter referred to as "MBE" for simplicity).
For example, W, T
, Tsang by Nikkei Electronics Yang, 308
, 163 (1983), the MBE growth method and devices utilizing periodic thin film structures are described in detail.
例えば、第2図に示すような多重数子井戸型レーザにお
いては、発光部に厚さ数10λ〜数1ookの種類の異
なる層を交互に周期的に形成する必要があり、またその
」ユ層、下層には周期性を持たない多元組成の混晶単結
晶薄膜を形成する必要があり、このような場合にMBE
成長法は極めて有利である。For example, in a multi-quantum well type laser as shown in FIG. 2, it is necessary to alternately and periodically form different types of layers with thicknesses of several tens of λ to several 1000 λ in the light emitting part. It is necessary to form a mixed crystal single crystal thin film with a multicomponent composition without periodicity in the lower layer, and in such cases, MBE
The growth method is extremely advantageous.
さらに、成長層の厚みが1原子面である異なる種類の成
長層を交互に周期的に積層させることにより、(すなわ
ち屯原子層超格子、以下MSL と略す)電気特性を著
しく改善することができることも理論的に予測されてい
る( T 、 Yao、J−J−A、P22(1983
)L680)。Furthermore, by alternately and periodically stacking different types of growth layers each having a thickness of one atomic plane (i.e., atomic layer superlattice, hereinafter abbreviated as MSL), the electrical properties can be significantly improved. has also been theoretically predicted (T., Yao, J.J.A., P22 (1983)
)L680).
第3図に、従来の化合物半導体装置製造方法のMBE成
長方法を示す。第3図(a)においては、基板ホルダー
■上に接着させた半導体基板■上に、セルシャッター■
を開くことにより、たとえば■族原料A(たとえばGa
)■を付着させている。この際、■族原料A■とは種類
の異なる■族原料B(たとえばAl )■は、セルシャ
ッター■を閉じているため、半導体基板■上には付着し
ない。ただし、ここではV族原料(たとえばAs)
のセルは省略しである。すなわち、第3図(a)におい
ては半導体基板■上に、■族原料A■からなる化合物半
導体(たとえばGaAs)の成長層が形成される。FIG. 3 shows an MBE growth method of a conventional compound semiconductor device manufacturing method. In Fig. 3(a), a cell shutter ■ is placed on the semiconductor substrate ■ bonded on the substrate holder ■.
By opening, for example, group III raw material A (e.g. Ga
)■ is attached. At this time, since the cell shutter (2) is closed, the group (2) raw material B (for example, Al) (2), which is different from the group (1) raw material A (2), does not adhere to the semiconductor substrate (2). However, here, group V raw materials (for example, As)
Cells are omitted. That is, in FIG. 3(a), a growth layer of a compound semiconductor (for example, GaAs) made of group II raw material A is formed on a semiconductor substrate.
化合物半導体装置を構成するために、さらに、その」ユ
層にAとは異なる種類の■族原料B■からなる化合物半
導体(たとえばkl A、s )の成長層を形成し、
ヘテロ界面を形成している(第3図Q)) )。In order to constitute a compound semiconductor device, further, a growth layer of a compound semiconductor (for example, kl A,s ) made of a group III raw material B, which is different from A, is formed in the Y layer,
It forms a hetero interface (Fig. 3 Q))).
従来の方法においては、第3図(a)から第3図(1)
)に移行するための時間は数秒以内である。すなわち第
3図(a)において、■族原料A■からなる化合物半導
体成長層の形成を終了するために、セルシャッター■を
閉じた後、■族原料B■からなる化合物半導体の成長層
の形成を開始するために、セルシャッター■を開くまで
の間は、数秒以内の時間で行なわれていた。In the conventional method, Fig. 3(a) to Fig. 3(1)
) is within a few seconds. That is, in FIG. 3(a), after closing the cell shutter ■ to complete the formation of the compound semiconductor growth layer made of the group ■ raw material A■, the formation of the compound semiconductor growth layer made of the group ■ raw material B■ is started. The time required to open the cell shutter ■ to start the process was within a few seconds.
しかしながら、このような化合物半導体装置製造方法を
用いて形成したヘテロ界面においては、±1原子面ない
しはそれ以上の凹凸が存在することが一般に知られてい
る。However, it is generally known that unevenness of ±1 atomic plane or more exists in a heterointerface formed using such a compound semiconductor device manufacturing method.
このようなヘテロ界面での凹凸は、たとえば量子井戸型
発光素子の発光波長のシフトを引き起こすことになり、
素子性能の制御性を低下させる。Such unevenness at the hetero interface causes, for example, a shift in the emission wavelength of a quantum well type light emitting device.
Decreases controllability of device performance.
また、ヘテロ界面に平行に電子を流すようなマイクロ波
素子(たとえば、高電子移動度トランジスターHEMT
)においては、ヘテロ界面の凹凸による電子の散乱が生
じ、電子移動度が低下し、マイクロ波素子の動作速度を
低下させる。また、ヘテロ界面において±1原子面の凹
凸が存在しているために、たとえば2inch−ψウェ
ハー全面というように広範囲にわたって、MSLを形成
するということは、現在酸されていない。また、最近、
MBE成長を行ないながら、同時に反射型電子線回折(
RHEED)で観察することにより、成長層表面の平坦
性を±1原子層のゆらぎもないように制御するという手
法が提案されているが(たとえば、T 、 Sakam
oto他、J、J、A、P、23(1984,)L−6
57)、この手法を用いても、±1原子面のゆらぎもな
いような平坦な界面を得ることはできなかった(第32
回応用物理学関係連合講演会講演予稿集81P−ZA−
12,(1985)P744.)。In addition, microwave elements that flow electrons parallel to the hetero interface (for example, high electron mobility transistor HEMT
), scattering of electrons occurs due to the unevenness of the hetero interface, reducing electron mobility and reducing the operating speed of the microwave element. Furthermore, since unevenness of ±1 atomic plane exists at the hetero interface, it is currently not possible to form an MSL over a wide area, such as the entire surface of a 2-inch-ψ wafer. Also, recently,
While performing MBE growth, reflection electron diffraction (
A method has been proposed to control the flatness of the surface of the grown layer so that there is no fluctuation of ±1 atomic layer by observing it with RHEED (for example, T, Sakam
oto et al., J, J, A, P, 23 (1984,) L-6
57), even using this method, it was not possible to obtain a flat interface with no fluctuations in the ±1 atomic plane (No. 32).
Proceedings of the Regenerative Physics Association Lecture 81P-ZA-
12, (1985) P744. ).
そこで、本発明者は、上記目的のために、基板表面上で
の付着原子の挙動を実験的に観察し、種々研究した。そ
の結果、第4・図に示すような新しい評価結果を見い出
した。第4・図は、Tnp(100)基板上に400°
C〜500°CにおいてAs圧が約lX1O−6Tor
r〜lXl0−’Torr、の条件下においてGa原料
を蒸発させてInP 基板表面上に付着させた後、真
空装置外にInP 基板を取り出すことすく、超高真
空(バックグラウンド真空度は5×10 ”Torr
〜IXI O”Torr、)を維持したままで隣接し
た分析チャンバー内にてオージェ電子分光分析を行なっ
た結果を示したものである。たて軸は、Ga原料を付着
させる前のInP 基板からのInのオージェ電子分光
ピーク強度を1.0として、その後のInオージェ電子
ピークの相対的強度を表わす。横軸は、Gaセルシャッ
ターを開放して、Ga原料を蒸発させた時間である。Therefore, for the above purpose, the present inventors experimentally observed the behavior of attached atoms on the substrate surface and conducted various studies. As a result, we found new evaluation results as shown in Figure 4. Figure 4 shows the 400° angle on the Tnp (100) substrate.
At C to 500°C, the As pressure is approximately 1X1O-6 Tor
After evaporating the Ga raw material and depositing it on the InP substrate surface under the conditions of r ~ l ”Torr
This figure shows the results of Auger electron spectroscopy performed in an adjacent analysis chamber while maintaining the temperature of 1000 Ω (~IXI O” Torr, ). The relative intensity of the subsequent In Auger electron peak is expressed, assuming that the In Auger electron spectroscopy peak intensity is 1.0.The horizontal axis is the time when the Ga cell shutter was opened and the Ga raw material was evaporated.
ただし、この場合の時間は、積算した時間ではな(、G
aセルシャッターを開いてから閉じるまで−〇−
の1回に相当する時間を表わす。すなわち、第4、図に
おいては、およそ4.〜5 Sec間隔でプロットしで
あるが、たとえば20sec に相当するプロットは
、4. sec のGa原料蒸発を5回くり返したとい
う意味ではなく、20 sec のGa原料蒸発を1
回行なったことを意味する。第41図の結果を見ると、
全体としては、Gaの士ルシャッターノ開放時間が長い
ほど、すなわち、Ga原料を蒸着させている時間が長い
ほど、InP基板からのIn ピ□−ク強度は減少して
いる。このことは、InP 基板表面にGa原子が付
着していくために、下地のInP基板からのInオージ
ェ電子の外部での検出率が減少することを意味している
。しかしながら、細部においては、約15〜16 se
cごとに階段状に急激に減少している。このことは、以
下の現象を意味している。However, the time in this case is not the accumulated time (, G
The time from opening to closing of the a-cell shutter corresponds to one time of -0-. That is, in the fourth figure, approximately 4. Although plotted at intervals of ~5 Sec, for example, a plot corresponding to 20 sec is 4. This does not mean that Ga raw material evaporation of 20 sec was repeated 5 times, but that Ga raw material evaporation of 20 sec was repeated once.
It means that it has gone around. Looking at the results in Figure 41,
Overall, the longer the Ga shutter release time is, that is, the longer the Ga raw material is deposited, the lower the In peak intensity from the InP substrate is. This means that as Ga atoms adhere to the surface of the InP substrate, the detection rate of In Auger electrons from the underlying InP substrate decreases. However, in detail, about 15-16 se
It decreases rapidly in a stepwise manner every c. This means the following phenomenon.
すなわち、たとえばQ secから16 sec の間
は、In ピーク強度は誤差範囲内で変化が見られない
。That is, for example, from Q sec to 16 sec, the In peak intensity does not change within the error range.
すなわちGa セルシャッターを16 sec以下の時
間だけ開放したのでは、InP基板表面に一旦付着した
Ga原子が、Gaセルシャッターを閉じた後、基板温度
を室温に下げるまでの時間(約80m1n )内に、I
nP 基板表面から脱離してしまい再度1nP基板表面
が最表面に現れる。Ga分子線強度とAs圧、基板温度
などを同一条件にして3時間の連続成長を行なった際の
G a A s層厚は約0.19μmであることから、
16秒間の連続成長の場合のGaAs 層厚は約2.
8Aとなり、測定誤差範囲内で、GaAs結晶の1原子
層厚に一致する。In other words, if the Ga cell shutter is opened for less than 16 seconds, the Ga atoms once attached to the InP substrate surface will be removed within the time (approximately 80 m1n) from when the Ga cell shutter is closed until the substrate temperature is lowered to room temperature. , I
It is detached from the nP substrate surface, and the 1nP substrate surface reappears on the outermost surface. Since the Ga As layer thickness is approximately 0.19 μm when continuous growth is performed for 3 hours under the same conditions such as Ga molecular beam intensity, As pressure, and substrate temperature,
The GaAs layer thickness in the case of continuous growth for 16 seconds is about 2.
8A, which corresponds to the thickness of one atomic layer of GaAs crystal within the measurement error range.
ここのような現象は、以下のことから説明できる。This phenomenon can be explained as follows.
第5図は、一般に良く知られている成長層最表面の状態
を断面図で示したものである。FIG. 5 is a sectional view showing the generally well-known state of the outermost surface of the grown layer.
すなわち、成長層の最表面には、たとえば孤立原子Aや
2次元クラスタBや3次元クラスタCが形成される(第
5図(a))。これに対して、原子面レベルで完全に平
坦な成長層の最人面近傍の断面は第5図(1))のよう
になっている。第5図(1))の成長層最表面原子は、
最近接原子4・個から、原子間結合力によって、束縛を
されている。しかし、第5図(a)の孤立原子Aは、2
個の最近接原子からの束縛力しか受けておらず、また、
2次元クラスタBの端部の原子は、3個の最近接原子か
らの束縛力しか受けていない。ただし、簡単化して、こ
こでは第5図の紙面上での最近接原子数を示しており、
正確には3次元方向(紙面に垂直な方向)も含めて教え
ねばならない。このため全束縛力としては孤立原子Aに
対するものが一番弱く、次いで2次元クラスタBの端部
の原子に対するものが弱い。That is, for example, isolated atoms A, two-dimensional clusters B, and three-dimensional clusters C are formed on the outermost surface of the growth layer (FIG. 5(a)). On the other hand, the cross section near the most human plane of a completely flat grown layer at the atomic level is as shown in FIG. 5 (1). The atoms on the outermost surface of the growth layer in Figure 5 (1)) are:
It is constrained by interatomic bonding forces from its 4 nearest neighbors. However, the isolated atom A in Figure 5(a) is 2
It receives only the binding force from the closest neighboring atoms, and
Atoms at the ends of two-dimensional cluster B receive binding forces only from the three nearest neighbors. However, for simplicity, the number of nearest atoms on the paper in Figure 5 is shown here,
To be precise, the three-dimensional direction (direction perpendicular to the paper) must also be taught. Therefore, the total binding force is the weakest for the isolated atom A, and the second weakest is for the atoms at the ends of the two-dimensional cluster B.
ゆえに、最近接原子4・個からの全束縛力に逆らって第
5図(b)の最表面から原子が脱離するためには第5図
(a)の孤立原子Aや2次元クラスタBの端部の原子が
脱離するよりも、大きなエネルギーが必要となる。第5
図(a)の3次元クラスタCにおいては、最頂部の原子
は孤立原子と同等であり、その下部の2つの原子面はそ
れぞれ2次元クラスタと同等である。したがって、第5
図(a)の孤立原子A2次元クラスタ813次元クラス
タCのみを脱離させ、第5図(b)のような凹凸の存在
しない、原子面レベルで平坦な表面からは原子を脱離さ
せない程度のエネルギー(たとえば、ヒーター加熱やレ
一ザー加熱による熱エネルギー)を人為的に与えてやる
ことにより、第5図(a)のような従来の最表面を、第
5図(b)のような表面に改善することができる。この
ためには、以下に述べる2通りの方法が存在する。Therefore, in order for an atom to detach from the outermost surface in Figure 5(b) against the total binding force from the 4 nearest atoms, the isolated atom A or the two-dimensional cluster B in Figure 5(a) must be More energy is required than for the atoms at the ends to detach. Fifth
In the three-dimensional cluster C in Figure (a), the atom at the top is equivalent to an isolated atom, and the two atomic planes below it are each equivalent to a two-dimensional cluster. Therefore, the fifth
Only the isolated atom A two-dimensional cluster 813-dimensional cluster C in Figure (a) is desorbed, and atoms are not desorbed from a flat surface at the atomic level with no unevenness as shown in Figure 5(b). By artificially applying energy (for example, thermal energy from heater heating or laser heating), the conventional top surface as shown in Figure 5(a) can be changed to the surface as shown in Figure 5(b). can be improved. For this purpose, there are two methods described below.
その1つは、第5図(a)の孤立原子A12次元クラス
タB、3次元クラスタCのみを脱離させ、第5図(b)
のような平坦な表面からは脱離させないような温度に基
板を一定加熱しておき、分子線強度を1比較的大きくし
て成長を行なう方法である。この場合には、付着した原
子は、完全な1原子面を形成するまでの孤立原子やクラ
スタの状態が時間的に長いと脱離してしまうため、脱離
していく原子数よりも多い原子を、原料から供給してや
る必要があり、この意味で分子線強度は比較的大きいこ
とが必要である。すなわち、表面拡散した孤立原子がク
ラスターに取り込まれていき、クラスターが成長してい
くことにより、最終的に1原子面を形成するに要する以
上の分子線強度が必要である。One is to detach only the isolated atoms A, 2-dimensional cluster B, and 3-dimensional cluster C shown in FIG. 5(a), and the isolated atoms shown in FIG. 5(b)
In this method, the substrate is heated at a constant temperature to prevent desorption from a flat surface such as a flat surface, and growth is performed by increasing the molecular beam intensity by 1. In this case, if the attached atoms remain in the isolated atom or cluster state for a long time until they form a complete one-atomic surface, they will detach, so if there are more atoms than are detaching, It needs to be supplied from raw materials, and in this sense the molecular beam intensity needs to be relatively high. That is, as isolated atoms diffused on the surface are incorporated into a cluster and the cluster grows, a molecular beam intensity greater than that required to finally form one atomic plane is required.
この方法では、分子線の照射を停止しに後は、基板温度
をそのままの温度で保持し続けることにより、最表面の
孤立原子とクラスクーのみを脱離させてしまうことがで
きる。他の1つは、孤立原子やクラスターをも脱離させ
ないような比較的基板温度が低い状態で、任意の分子線
強度で照射を行ない、分子線照射を停止1−させた後は
、最表面の孤立原子やクラスターのみを脱離させる温度
に加熱し、その温度に一定時間保持するという方法であ
る。この方法では、成長中(分子線照射中)の基板温度
が低く、孤立原子やクラスターをも脱離させないので、
原料の利用効率が良く、また分子線強度も小さくするこ
とができるためセル温度を低くすることができ、不純な
脱ガスを低減できる。In this method, after the molecular beam irradiation is stopped, the substrate temperature is maintained at the same temperature, thereby making it possible to desorb only the isolated atoms on the outermost surface and Clascou. The other method is to perform irradiation at a desired molecular beam intensity in a state where the substrate temperature is relatively low so that even isolated atoms and clusters are not desorbed, and after stopping molecular beam irradiation, the topmost surface This method involves heating the material to a temperature that only releases isolated atoms and clusters, and then holding the temperature at that temperature for a certain period of time. In this method, the substrate temperature during growth (during molecular beam irradiation) is low and isolated atoms and clusters are not desorbed.
Since raw material utilization efficiency is high and the molecular beam intensity can be reduced, the cell temperature can be lowered and impure outgassing can be reduced.
しかし、基板温度をセルシャッターの開閉に伴なって変
調する必要が生じ、手法的に複雑化する。However, it becomes necessary to modulate the substrate temperature as the cell shutter opens and closes, which complicates the method.
第1図は、本発明の化合物半導体装置製造方法を示した
もので、第1図(a)では、Ga セルシャッター@を
開いてGa原料@からGa分子線を蒸発させ、かつ、A
s セルシャッター@をl用十9を蒸発させることによ
り、基板ボルダ−■上に貼りつけられたInP 基板0
表面上に、G a A sを20 sec 間成長させ
た。基板温度は4・00〜500”cに設定した。その
後、メインシャッターC1閉りることにより、各セルが
らの分子線の照射をしゃ断する。Ga セル0、Inセ
ル1(からの分子線は指向性が良く、広がりが小さいた
め、メインシャッター■を閉じることにより、InP
基板への照射は完全にしゃ断される。一方、As セル
1句から蒸発したAs原子は、指向性が悪く、分散が大
きイタめ、メインシャッター〇を閉じた後でモ、メイン
シャッター■の後ろ側にも回り込みTnP 基板表面に
照射される。このことは、メインシャッター■を閉じた
状態で、InP基板を400 ’C〜500℃ に加熱
しても、InP基板がちのP抜けが回り込んできたAs
にょるAs圧によって、抑制されるという効果を及ぼし
、好都合である。メインシャッター@ヲ閉り、た後、I
nセルシャッター〇を開いて、Gaミセルシャッターを
閉じる(第1図(b))。このような状態で、約1分間
以上保持した。この間に、先にも述べたように、rnP
基板上に形成したG a A s 薄膜層の最表面
におけるGa余剰原子(すなわち第5図(a)に示した
孤立原子やクラスターなど)のみを表面から脱離させ、
直下の完全に平坦な成長層原子面を現出させることがで
きた。また、この間にGaセルシャッター[株]を閉じ
、Inセルシャッター0を開くことにより、Ga−t!
ルシャソターの再加熱に伴なってセルシャッターから発
生する不純ガスを直接1nP 基、板に照射するという
ことを防1にすることができ、またInセルシャッター
[相]を開いた直後におけるIn分子線強度の揺乱を安
定させることができる。FIG. 1 shows the compound semiconductor device manufacturing method of the present invention. In FIG. 1(a), a Ga cell shutter @ is opened to evaporate a Ga molecular beam from a Ga raw material @, and
InP substrate 0 pasted on the substrate boulder by evaporating the cell shutter
G a As was grown on the surface for 20 sec. The substrate temperature was set at 4.00 to 500"c. After that, the main shutter C1 was closed to cut off the molecular beam irradiation from each cell. The molecular beam from Ga cell 0 and In cell 1 ( Because the directivity is good and the spread is small, by closing the main shutter ■, the InP
Irradiation to the substrate is completely cut off. On the other hand, the As atoms evaporated from As cell 1 have poor directivity and large dispersion, and after closing the main shutter 〇, they also go behind the main shutter ■ and irradiate the TnP substrate surface. . This means that even if the InP substrate is heated to 400'C to 500°C with the main shutter ■ closed, the P missing that tends to occur in InP substrates will be absorbed by As.
This is advantageous because it has the effect of being suppressed by the As pressure. Main shutter @ after closing, I
Open the n cell shutter and close the Ga micelle shutter (Fig. 1(b)). This state was maintained for about 1 minute or more. During this period, as mentioned earlier, rnP
Only the excess Ga atoms on the outermost surface of the GaAs thin film layer formed on the substrate (i.e., the isolated atoms and clusters shown in FIG. 5(a)) are removed from the surface,
We were able to reveal a completely flat atomic plane of the growth layer directly below. Also, during this time, by closing the Ga cell shutter [Co., Ltd.] and opening the In cell shutter 0, Ga-t!
It is possible to prevent impurity gas generated from the cell shutter due to reheating of the Lucha soter from directly irradiating the 1nP group and plate, and also to prevent the In molecular beam immediately after opening the In cell shutter [phase]. It is possible to stabilize fluctuations in strength.
その後、メインシャッター@を開くことにより、InA
sの成長をくり返すことができる。InAsについても
、第1図の手順と同じように行ないI nAsとGaA
s を周期的に積層することによりGaAsとI n
As の単原子層超格子(MSL)を作製することが
できた。第6図に、本発明によって得たMSL と、従
来の方法を用いてMSLを作製する目的で得たものとの
電気特性を比較した。本発明を用いて作製したMSLは
、電子移動度が著しく向上した。Then, by opening the main shutter @, InA
The growth of s can be repeated. For InAs, follow the same procedure as shown in Figure 1.
By periodically stacking GaAs and I n
We were able to fabricate a monoatomic layer superlattice (MSL) of As. FIG. 6 compares the electrical properties of the MSL obtained by the present invention and that obtained for the purpose of manufacturing MSL using the conventional method. The MSL produced using the present invention has significantly improved electron mobility.
また第7図に示すようなヘテロ構造を、各界面で本発明
による方法を適用して作製した。すなわち半絶縁性In
P 基板の上に、”’0.48InO,52Asバッフ
ァ一層の、I n 6.5 s G a o、 47
A S動作層[相]、Aj? 04B In O,52
As X ”−サ層@s Alo、4.B Ino5
2ASドーピング層@を順次成長していく過程において
各層の界面において、第1図(b)と同様な状態で約1
分以上保持(基板温度は400〜5oo’c)L続けた
。第8図に、第7図のへテロ構造を各界面で、本発明を
用いて形成したものと、従来の方法を用いて形成したも
のについて、電気特性の比較を行なった。本発明を用い
てヘテロ界面を形成したものの方が、電子移動度が高い
。さらに、このような本発明を用いて作製した、InA
sとGaAsから成るMSLや、I n 6.5 B
Ga O,47AsとAj’o、+s ■nO,52A
s 層とから成るヘテロ構造を用いて電界効果トラン
ジスタを試作したところ、従来のものに比べて、動作速
度の速いものが得られた。Further, a heterostructure as shown in FIG. 7 was fabricated by applying the method according to the present invention at each interface. That is, semi-insulating In
On the P substrate, a single layer of 0.48 InO, 52 As buffer, In 6.5 s Ga o, 47
A S operating layer [phase], Aj? 04B In O,52
As X ”-Sa layer @s Alo, 4.B Ino5
In the process of sequentially growing the 2AS doped layers @, at the interface of each layer, approximately 1
Holding was continued for more than a minute (substrate temperature was 400 to 50°C). FIG. 8 shows a comparison of the electrical characteristics of the heterostructure shown in FIG. 7 formed at each interface using the present invention and that formed using the conventional method. The material in which the heterointerface is formed using the present invention has higher electron mobility. Furthermore, InA produced using such the present invention
MSL consisting of s and GaAs, I n 6.5 B
Ga O, 47As and Aj'o, +s nO, 52A
When we prototyped a field effect transistor using a heterostructure consisting of an s layer, we were able to obtain a field effect transistor with faster operation speed than conventional transistors.
=l←
本実施例では、InP基板温度は終始一定温度に保持し
た状態であったが、第1図(l〕)の状況下にあ・いて
、InP 基板温度を昇温させることにJ:って、成長
層最表面を平坦化させるための時間を短縮させることが
できた。=l← In this example, the InP substrate temperature was maintained at a constant temperature throughout, but under the situation shown in Figure 1 (l), it was decided to raise the InP substrate temperature. Therefore, it was possible to shorten the time required to flatten the outermost surface of the growth layer.
以」二のように、本発明は基板表面に一1x記原料を付
着させた後、成長層最表面の孤立原子やクラスクーなど
の余剰原子のみを表面から脱離させるという手法を各層
ごとに採用しているので、原子層レベルで凹凸の存在し
ない平坦な層界面を形成することができ、また4を原子
層超格子も、厳密な分子線強度の制御を行なわずに形成
することができるという特有の効果を奏する。As described in 2 below, the present invention employs a method for each layer in which, after attaching the raw materials listed in 11x to the substrate surface, only surplus atoms such as isolated atoms and Claskue atoms on the outermost surface of the growth layer are removed from the surface. Therefore, it is possible to form a flat layer interface with no unevenness at the atomic layer level, and it is also possible to form an atomic layer superlattice without strictly controlling the molecular beam intensity. It has a unique effect.
第1図(a) 、 (b) 、及び(c)は、本発明の
化合物半導体装置製造方法を説明するための図、第2図
は、MBE成長法によって作製されている多重量子井戸
型レーザーの断面図、第3図(a)及び(b)は、従来
の化合物半導体装置製造方法を説明するための図第4図
は、InP 基板表面」二に赴けるGa原子の付着と脱
離に関するオージェ電子分光分析結果第5図(a)及び
(b)は、成長層最表面の状態を説明するための成長層
表面近傍の断面図、第6図は、本発明によって作製した
InAsとGaAsからなる単原子層超格子の電気特性
を、従来法によって作製したものと比較した測定結果、
第7図はIno5aG a o、4.7 A Sと”
0.52 AIo、+ 8 Asからなるヘテロ構造の
断面図、第8図は、第7図の構造を本発明と従来法とで
それぞれ作製した際の電気特性を比較した測定結果、を
示す図である。
〔主な参照番号〕
1、IOMBE装置成長室
2、半導体基板
8.11 基板ホルダー
41.■族原料Bセル
5、〃Aセル
6、〃B
7、〃A
8、 〃 Bセルシャッター
9、 ■族原料A七ルシャッター
12、 1nP基板
1.3. Inセル
1、4. G aセル
15、 Asセル
16、 In原料
1.7. Ga原料
18、 As原料
10、 Inセルシャッター
20、 Ga tt
21、 As ’/
22、 メインシャッター
23、 半絶縁性InP基板
24、 A%4B InO,52Asバッファ一層2
5、 I n o、53 GaO,+7 A、s動作
層26− A 1o、4 a I n o、s 2
AS スペーサ一層27、 A16.4B In6.
52 As ドーピング層A、 P型GaAs
B、 P型Gax′Al!、 −x:AsC,ノンド
ープGaAsウェル
D、ノンドープGax A、g 、 −xAs バリヤ
E、 n型GakAl−、xAs
F、 n型GaAs
せ−7,ψ扁t−t−+>呆Φ淋す−
H,1−1−へ震家爾・岬FIGS. 1(a), (b), and (c) are diagrams for explaining the compound semiconductor device manufacturing method of the present invention, and FIG. 2 is a multi-quantum well laser manufactured by the MBE growth method. 3(a) and (b) are diagrams for explaining a conventional compound semiconductor device manufacturing method. Results of Auger electron spectroscopy Figures 5(a) and (b) are cross-sectional views near the surface of the grown layer to explain the state of the outermost surface of the grown layer. Measurement results comparing the electrical properties of a monoatomic layer superlattice with those produced by conventional methods,
Figure 7 shows Ino5aG ao, 4.7 A S and "
FIG. 8 is a cross-sectional view of a heterostructure made of 0.52 AIo, + 8 As. FIG. 8 is a diagram showing the measurement results comparing the electrical characteristics when the structure shown in FIG. 7 was fabricated using the present invention and the conventional method. It is. [Main reference numbers] 1. IOMBE equipment growth chamber 2, semiconductor substrate 8.11 Substrate holder 41. ■Group raw material B cell 5,〃A cell 6,〃B 7,〃A 8,〃B cell shutter 9,■Group raw material A7 shutter 12, 1nP substrate 1.3. In cell 1, 4. Ga cell 15, As cell 16, In raw material 1.7. Ga raw material 18, As raw material 10, In cell shutter 20, Ga tt 21, As'/22, main shutter 23, semi-insulating InP substrate 24, A%4B InO,52As buffer single layer 2
5, I no, 53 GaO, +7 A, s operating layer 26- A 1o, 4 a I no, s 2
AS spacer single layer 27, A16.4B In6.
52 As doping layer A, P-type GaAs B, P-type Gax'Al! , -x: AsC, non-doped GaAs well D, non-doped Gax A, g, -xAs barrier E, n-type GakAl-, xAs F, n-type GaAs se-7, ψ flat t-t-+>円Φ淋su- H, 1-1- to Shinjiaji/Misaki
Claims (2)
された原料を所定の方向に飛行させ、該成長室内に支持
された基板表面に上記原料を付着させ単結晶として成長
させる分子線エピタキシャル成長方法であって、基板表
面に上記原料を付着させた後、基板温度をそのまま保持
し続けるか、あるいは高温に加熱後保持し続け、最表面
の完全な1原子面を形成していない余剰原子のみを表面
から脱離させ、直下の完全に平坦な成長層原子面を現出
させてから、種類の異なる原料を付着させることにより
、凹凸の存在しない平坦な界面を形成することを特徴と
する化合物半導体装置製造方法。(1) Inside a growth chamber maintained under high vacuum, a raw material stored in a cell is made to fly in a predetermined direction, and the raw material is attached to the surface of a substrate supported within the growth chamber to grow as a single crystal. In the line epitaxial growth method, after the above raw material is deposited on the substrate surface, the substrate temperature is kept as it is, or the substrate temperature is kept after being heated to a high temperature, and the excess that does not form a complete one-atomic plane on the outermost surface is It is characterized by the fact that only atoms are removed from the surface to reveal a completely flat growth layer atomic plane directly below, and then different types of raw materials are attached to form a flat interface with no irregularities. A method for manufacturing a compound semiconductor device.
層を、交互に周期的に積層させることを特徴とする特許
請求の範囲第1項記載の化合物半導体装置製造方法。(2) A method for manufacturing a compound semiconductor device according to claim 1, characterized in that growth layers of different types each having a thickness of one atomic plane are alternately and periodically stacked.
Priority Applications (8)
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---|---|---|---|
JP20975385A JPS6269508A (en) | 1985-09-20 | 1985-09-20 | Manufacture of compound semiconductor device |
AU62456/86A AU590327B2 (en) | 1985-09-09 | 1986-09-08 | Method of growth of thin film layer for use in a composite semiconductor |
CN86106177.2A CN1004455B (en) | 1985-09-09 | 1986-09-09 | Method of growth of thin film layer for use in a composite semiconductor |
DE8686112487T DE3688028T2 (en) | 1985-09-09 | 1986-09-09 | METHOD FOR THE GROWTH OF A THIN LAYER FOR A COMPOSED SEMICONDUCTOR. |
EP86112487A EP0215436B1 (en) | 1985-09-09 | 1986-09-09 | Method of growth of thin film layer for use in a composite semiconductor |
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Publications (1)
Publication Number | Publication Date |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6269508A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62165909A (en) * | 1986-01-17 | 1987-07-22 | Hokkaido Univ | Growth method of thin-film having super-lattice structure of compound semiconductor |
US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
US9587310B2 (en) | 2001-03-02 | 2017-03-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61256624A (en) * | 1985-05-09 | 1986-11-14 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1985
- 1985-09-20 JP JP20975385A patent/JPS6269508A/en active Pending
Patent Citations (1)
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US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
US9012334B2 (en) | 2001-02-02 | 2015-04-21 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
US9587310B2 (en) | 2001-03-02 | 2017-03-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
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