JPS626508A - 等化器 - Google Patents
等化器Info
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- JPS626508A JPS626508A JP14462985A JP14462985A JPS626508A JP S626508 A JPS626508 A JP S626508A JP 14462985 A JP14462985 A JP 14462985A JP 14462985 A JP14462985 A JP 14462985A JP S626508 A JPS626508 A JP S626508A
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- Japan
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- circuit
- unit
- contact
- terminal
- equalizer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はブリッジドT形回路を用いた等化器に関するも
のである。
のである。
(従来の技術)
従来より、同軸ケーブルを用いて広帯域に亘る信号群を
伝送するシステム、例えばCATVシステム等では、同
軸ケーブルの伝送損失に対する周波数特性を補償するた
め、中継増幅器の入力回路に等化器を挿入していた。こ
の際の等化方法としては、ケーブル特性と逆の特性を有
する等化器(以下、これをプラス・イコライIf(+E
Q)と称す。)を挿入する場合と、ケーブル特性と同じ
特性を有する等化器(以下、これをマイナス・イコライ
ザ(−EQ)と称J0)を挿入する場合とがある。
伝送するシステム、例えばCATVシステム等では、同
軸ケーブルの伝送損失に対する周波数特性を補償するた
め、中継増幅器の入力回路に等化器を挿入していた。こ
の際の等化方法としては、ケーブル特性と逆の特性を有
する等化器(以下、これをプラス・イコライIf(+E
Q)と称す。)を挿入する場合と、ケーブル特性と同じ
特性を有する等化器(以下、これをマイナス・イコライ
ザ(−EQ)と称J0)を挿入する場合とがある。
第2図は従来のブリッジドT形回路による等化器の一例
を示すものである。同図において、Zl及びZ2は互い
に逆回路を構成づる一対のリアクタンス2端子回路網(
以下、単に回路網と称す。)、ROl、RO2,R1,
R2は抵抗であり、これらは所定のケース内において周
知のブリッジドT形回路を構成部る如く接続され、ユニ
ット1を構成している。該ユニット1の外側面には前記
ブリッジドT形回路の各端部に接続された端子2゜3.
4が設けられ、中継増幅器側の接点5,6゜7に対し、
差替え自在となっており、予め用意された多数の等化特
性の異なるユニット1のうち、中継増幅器の入力条件に
適合するものを挿入して使用していた。
を示すものである。同図において、Zl及びZ2は互い
に逆回路を構成づる一対のリアクタンス2端子回路網(
以下、単に回路網と称す。)、ROl、RO2,R1,
R2は抵抗であり、これらは所定のケース内において周
知のブリッジドT形回路を構成部る如く接続され、ユニ
ット1を構成している。該ユニット1の外側面には前記
ブリッジドT形回路の各端部に接続された端子2゜3.
4が設けられ、中継増幅器側の接点5,6゜7に対し、
差替え自在となっており、予め用意された多数の等化特
性の異なるユニット1のうち、中継増幅器の入力条件に
適合するものを挿入して使用していた。
(発明が解決しようとする問題点)
ブリッジドT形回路において、+EQを構成する場合、
回路網Z1は直列共振回路で構成し、回路網Z2は並列
共振回路で構成する必要があり、この時、該回路網z1
は共成点f。で通過形となり、回路網z2は阻止形とな
るが(−EQを構成する場合はこの逆となる。従って、
チルト方式の混在するシステムを施工する場合や、シス
テムに幹線分岐を入れる場合、シスデム変更を行なう場
合等のように、+EQについては0.1.2・・・・・
・n (dB)、−EQについては−1,−2・・・・
・・・・・−n (dB)の等化特性を有する等化器を
全て用意でる必要がある時、前記各等化特性を満足する
回路網Z1.Z2を備えたユニット1をそれぞれ用意し
なければならず、非常に歩留りが悪いという問題点があ
った。
回路網Z1は直列共振回路で構成し、回路網Z2は並列
共振回路で構成する必要があり、この時、該回路網z1
は共成点f。で通過形となり、回路網z2は阻止形とな
るが(−EQを構成する場合はこの逆となる。従って、
チルト方式の混在するシステムを施工する場合や、シス
テムに幹線分岐を入れる場合、シスデム変更を行なう場
合等のように、+EQについては0.1.2・・・・・
・n (dB)、−EQについては−1,−2・・・・
・・・・・−n (dB)の等化特性を有する等化器を
全て用意でる必要がある時、前記各等化特性を満足する
回路網Z1.Z2を備えたユニット1をそれぞれ用意し
なければならず、非常に歩留りが悪いという問題点があ
った。
本発明は前記問題点を解決し、少ない個数のユニットに
より、+EQ及び−EQの多くの等化特性を実現し得る
等化器を提供ザることを目的とする。
より、+EQ及び−EQの多くの等化特性を実現し得る
等化器を提供ザることを目的とする。
(問題点を解決するための手段)
本発明では、ブリッジドT形回路はその構造が対称的で
あること、2つの回路網が互いに逆回路であること、+
EQと−EQとで素子値の近似したものがあること等を
考慮し、ブリッジドT形回路で構成される等化器におい
て、互いに逆回路を構成する第1及び第2のリアクタン
ス2端子回路網を含むユニットと、他の回路素子を含み
、前記ユニットを少なくとも2通りの方向より挿入・収
容し得る本体とからなり、前記本体は少なくとも、特性
インピーダンスに等しい抵抗値を有する第1及び第2の
抵抗の直列回路の両端にそれぞれ接続した第1及び第2
の接点と、該第1及び第2の抵抗の接続中点に接続した
第3の接点と、接地された第4の接点とを有し、前記ユ
ニットは少なくとも、第1の収容位置において第1又は
第2の接点にそれぞれ接続し、且つ第2の収容位置にお
いて第3又は第4の接点にそれぞれ接続する第1及び第
2の端子と、第1の収容位置において第3又は第4の接
点にそれぞれ接続し、且つ第2の収容位置において第1
又は第2の接点にそれぞれ接続する第3及び第4の端子
とを有し、第1及び第2の端子間に第1のリアクタンス
2端子回路網を接続し、第3及び第4の接点間に第2の
リアクタンス2端子回路網を接続した。
あること、2つの回路網が互いに逆回路であること、+
EQと−EQとで素子値の近似したものがあること等を
考慮し、ブリッジドT形回路で構成される等化器におい
て、互いに逆回路を構成する第1及び第2のリアクタン
ス2端子回路網を含むユニットと、他の回路素子を含み
、前記ユニットを少なくとも2通りの方向より挿入・収
容し得る本体とからなり、前記本体は少なくとも、特性
インピーダンスに等しい抵抗値を有する第1及び第2の
抵抗の直列回路の両端にそれぞれ接続した第1及び第2
の接点と、該第1及び第2の抵抗の接続中点に接続した
第3の接点と、接地された第4の接点とを有し、前記ユ
ニットは少なくとも、第1の収容位置において第1又は
第2の接点にそれぞれ接続し、且つ第2の収容位置にお
いて第3又は第4の接点にそれぞれ接続する第1及び第
2の端子と、第1の収容位置において第3又は第4の接
点にそれぞれ接続し、且つ第2の収容位置において第1
又は第2の接点にそれぞれ接続する第3及び第4の端子
とを有し、第1及び第2の端子間に第1のリアクタンス
2端子回路網を接続し、第3及び第4の接点間に第2の
リアクタンス2端子回路網を接続した。
〈作用)
本発明によれば、挿入方向を変えてユニットを挿入する
ことにより、第1及び第2のリアクタンス2端子回路網
の位置が入替るため、1つのユニットで+EQと−EQ
の両方の等化特性が得られる。
ことにより、第1及び第2のリアクタンス2端子回路網
の位置が入替るため、1つのユニットで+EQと−EQ
の両方の等化特性が得られる。
(実施例)
第1図は本発明の等化器の一実施例を示すもので、図中
、従来例と同一構成部分は同一符号を持っで表わす。即
ち、10はユニット、20は該ユニット10を少なくと
も2通りの方向より挿入・収容し得る本体、210.
Z20は互いに逆回路を構成する第1及び第2のリアク
タンス2端子回路網(以下、単に回路網と称す。) 、
ROI、 RO2は同軸ケーブルによる線路の特性イン
ピーダンスに等しい抵抗値を有する第1及び第2の抵抗
、R10゜R20は減衰用の抵抗である。
、従来例と同一構成部分は同一符号を持っで表わす。即
ち、10はユニット、20は該ユニット10を少なくと
も2通りの方向より挿入・収容し得る本体、210.
Z20は互いに逆回路を構成する第1及び第2のリアク
タンス2端子回路網(以下、単に回路網と称す。) 、
ROI、 RO2は同軸ケーブルによる線路の特性イン
ピーダンスに等しい抵抗値を有する第1及び第2の抵抗
、R10゜R20は減衰用の抵抗である。
前記ユニット10は、回路網210. Z20、抵抗R
IO,R20を備え、その外側面には、第1〜第8の端
子11.12.13.14,15,16゜17.18が
設けられている。また、第1及び第2の端子11.12
間には回路網210が接続され、第3及び第4の端子1
3.14間には回路網Z20が接続され、第5及び第6
の端子15.16間には抵抗R10が接続され、第7及
び第8の端子17゜18間には抵抗R20が接続されて
いる。
IO,R20を備え、その外側面には、第1〜第8の端
子11.12.13.14,15,16゜17.18が
設けられている。また、第1及び第2の端子11.12
間には回路網210が接続され、第3及び第4の端子1
3.14間には回路網Z20が接続され、第5及び第6
の端子15.16間には抵抗R10が接続され、第7及
び第8の端子17゜18間には抵抗R20が接続されて
いる。
本体20は1抵抗ROI、 RO2を備えており、その
内部には第1〜第5の接点21.22.23゜24.2
5が設けられている。第1及び第2の接点21.22間
には抵抗ROI、 RO2が直列に接続され、第4の接
点24は接地され、第5の接点25は抵抗RO1,RO
2の接続中点に接続されている。なお、抵抗RO1,R
O2の接続中点は、この実施例では減衰用の抵抗R10
,R2Oも用いている関係上、接点25に接続され・て
いるが、抵抗R01゜RO2がない場合は、第3の接点
23に接続される。
内部には第1〜第5の接点21.22.23゜24.2
5が設けられている。第1及び第2の接点21.22間
には抵抗ROI、 RO2が直列に接続され、第4の接
点24は接地され、第5の接点25は抵抗RO1,RO
2の接続中点に接続されている。なお、抵抗RO1,R
O2の接続中点は、この実施例では減衰用の抵抗R10
,R2Oも用いている関係上、接点25に接続され・て
いるが、抵抗R01゜RO2がない場合は、第3の接点
23に接続される。
ここで、接点21及び22のいずれか一方が入力端子を
構成し、使方が出力端子を構成する。該本体20は、例
えば中継増幅器(図示せず)に一体内に設けられる。
構成し、使方が出力端子を構成する。該本体20は、例
えば中継増幅器(図示せず)に一体内に設けられる。
前記ユニット10の各端子と本体20の各接点との関係
は、ユニット10が第1図に示す第1の収容位置におい
て、−接点21又は22に端子11.12.15.16
が接続し、接点23又は24に端子13.14が接続し
、接点23又は25に端子17.18が接続し、ユニッ
ト10が第3図に示す第2の収容位置において、接点2
1又は22に端子13.14,17.18が接続し、接
点23又は24に端子11.12が接続し、接点23又
は25に端子15.16が接続する如くなっている。
は、ユニット10が第1図に示す第1の収容位置におい
て、−接点21又は22に端子11.12.15.16
が接続し、接点23又は24に端子13.14が接続し
、接点23又は25に端子17.18が接続し、ユニッ
ト10が第3図に示す第2の収容位置において、接点2
1又は22に端子13.14,17.18が接続し、接
点23又は24に端子11.12が接続し、接点23又
は25に端子15.16が接続する如くなっている。
前記回路網210は、例えば第4図に示すようにコイル
L1及びコンデンサC1の直列共振回路で構成され、ま
た、回路網220は第5図に示すようにコイルL2及び
コンデンサC2の並列共振回路で構成され、そのインピ
ーダンスをそれぞれZl、Z2とすると、Zl−z2=
に2 (Kは周波数に無関係な定数)の関係にあるもの
とする。
L1及びコンデンサC1の直列共振回路で構成され、ま
た、回路網220は第5図に示すようにコイルL2及び
コンデンサC2の並列共振回路で構成され、そのインピ
ーダンスをそれぞれZl、Z2とすると、Zl−z2=
に2 (Kは周波数に無関係な定数)の関係にあるもの
とする。
この時、第1図のようにユニット10を第1の方向に挿
入すると、従来例の回路網Z1を直列共振回路で、また
回路網Z2を並列共振回路で構成した場合と同じブリッ
ジドT形回路が構成されることになり、→−EQの等化
器となる。
入すると、従来例の回路網Z1を直列共振回路で、また
回路網Z2を並列共振回路で構成した場合と同じブリッ
ジドT形回路が構成されることになり、→−EQの等化
器となる。
また一方、第3図のようにユニット10を第2の方向に
挿入すると、従来例の回路網z1を並列共振回路で、ま
た回路網z2を直列共振回路で構成した場合と同じブリ
ッジドT形回路が構成されることになり、−EQの等化
器となる。
挿入すると、従来例の回路網z1を並列共振回路で、ま
た回路網z2を直列共振回路で構成した場合と同じブリ
ッジドT形回路が構成されることになり、−EQの等化
器となる。
第6図は前記実施例による等化特性の一例を示すもので
ある。図中、30は+EQの特性を、また、31は−E
Qの特性を示すもので、ここでは高域側に共振点f。を
設定し、該共振点ず。より少し離れた範囲、即ち一3d
Bの通過損失レベルの範囲(周波数f1〜f2)を等化
範囲として使用している。
ある。図中、30は+EQの特性を、また、31は−E
Qの特性を示すもので、ここでは高域側に共振点f。を
設定し、該共振点ず。より少し離れた範囲、即ち一3d
Bの通過損失レベルの範囲(周波数f1〜f2)を等化
範囲として使用している。
通常の等化器では共振点f。付近から、即ち一2dBの
通過損失レベルの範囲を等化範囲としており、この場合
は通過損失を少なくすることができ、中継増幅器の負担
が軽減されるが、本実施例では一2dBの損失内で十E
Qと−EQの傾斜を対称に近似することが困難であるた
め、前述したように設定した。
通過損失レベルの範囲を等化範囲としており、この場合
は通過損失を少なくすることができ、中継増幅器の負担
が軽減されるが、本実施例では一2dBの損失内で十E
Qと−EQの傾斜を対称に近似することが困難であるた
め、前述したように設定した。
前記ユニット10は複数個用意されるが、そのコイルL
1; L2、コンデンサC1,C2、抵抗R10,R2
0の各素子値は各等化特性、即ち0゜1.2・・・−・
−n (dB)の十EQ、−1、−2−旧−・−n (
dB)の−EQのうち、ある+EQ特性とあるーEQ特
性を1つのユニット10の差替えにより同時に満足する
よう、電子計算機等による近似で最適値が求められる。
1; L2、コンデンサC1,C2、抵抗R10,R2
0の各素子値は各等化特性、即ち0゜1.2・・・−・
−n (dB)の十EQ、−1、−2−旧−・−n (
dB)の−EQのうち、ある+EQ特性とあるーEQ特
性を1つのユニット10の差替えにより同時に満足する
よう、電子計算機等による近似で最適値が求められる。
なお、ここで、1つのユニット10を差替えた場合、必
ずしも同数値の+EQ特性と−EQ特性とが構成される
わけではなく、また、ユニットによっては十EQ(又は
−EQ)としてのみ使用できるもの(特に等化量の小さ
なものに多い)もある。
ずしも同数値の+EQ特性と−EQ特性とが構成される
わけではなく、また、ユニットによっては十EQ(又は
−EQ)としてのみ使用できるもの(特に等化量の小さ
なものに多い)もある。
なお、ユニット10の挿入方向としては第1図、第3図
に示すもののほか、これらの左右を入替えても良く、同
様な特性が得られる。
に示すもののほか、これらの左右を入替えても良く、同
様な特性が得られる。
また、回路網ZIQ、 Z20は2次の共振回路の例を
示したが、等化特性によっては3次、4次の回路を用い
ても良い。
示したが、等化特性によっては3次、4次の回路を用い
ても良い。
(発明の効果)
以上説明したように本発明によれば、ブリッジドT形回
路で構成される等生着において、互いに逆回路を構成す
る第1及び第2のリアクタンス2端子回路網を含むユニ
ットと、他の回路素子を含み、前記ユニットを少なくと
も2通りの方向より挿入・収容し得る本体とからなり、
前記本体は少なくとも、特性インピーダンスに等しい抵
抗値を有する第1及び第2の抵抗の直列回路の両端にそ
れぞれ接続した第1及び第2の接点と、該第1及び第2
の抵抗の接続中点に接続した第3の接点と、接地された
第4の接点とを有し、前記ユニットは少なくとも、第1
の収容位置において第1又は第2の接点にそれぞれ接続
し、且つ第2の収容位置において第3又は第4の接点に
それぞれ接続する第1及び第2の端子と、第1の収容位
置において第3又は第4の接点にそれぞれ接続し、且つ
第2の収容位置において第1又は第2の接点にそれぞれ
接続する第3及び第4の端子とを有し、第1及び第2の
端子間に第1のリアクタンス2端子回路網を接続し、第
3及び第4の接点間に第2のリアクタンス2端子回路網
を接続したため、挿入方向を変えてユニットを挿入する
ことにより、第1及び第2のリアクタンス2端子回路網
の位置が入替り、1つのユニットで+EQと−[Qの両
方の等化特性を実現することができ、システム施工中の
調整時や保守時に用意するユニット数を従来の等生着に
比べて大幅に減らすことができ、歩留りを向上させるこ
とができる。また、同軸ケーブルによる信号伝送におい
て、ケーブル等化が必要となる場合、アッテネータと組
合わせることにより、どのようなチルト方式にも適用す
ることができる等の利点がある。
路で構成される等生着において、互いに逆回路を構成す
る第1及び第2のリアクタンス2端子回路網を含むユニ
ットと、他の回路素子を含み、前記ユニットを少なくと
も2通りの方向より挿入・収容し得る本体とからなり、
前記本体は少なくとも、特性インピーダンスに等しい抵
抗値を有する第1及び第2の抵抗の直列回路の両端にそ
れぞれ接続した第1及び第2の接点と、該第1及び第2
の抵抗の接続中点に接続した第3の接点と、接地された
第4の接点とを有し、前記ユニットは少なくとも、第1
の収容位置において第1又は第2の接点にそれぞれ接続
し、且つ第2の収容位置において第3又は第4の接点に
それぞれ接続する第1及び第2の端子と、第1の収容位
置において第3又は第4の接点にそれぞれ接続し、且つ
第2の収容位置において第1又は第2の接点にそれぞれ
接続する第3及び第4の端子とを有し、第1及び第2の
端子間に第1のリアクタンス2端子回路網を接続し、第
3及び第4の接点間に第2のリアクタンス2端子回路網
を接続したため、挿入方向を変えてユニットを挿入する
ことにより、第1及び第2のリアクタンス2端子回路網
の位置が入替り、1つのユニットで+EQと−[Qの両
方の等化特性を実現することができ、システム施工中の
調整時や保守時に用意するユニット数を従来の等生着に
比べて大幅に減らすことができ、歩留りを向上させるこ
とができる。また、同軸ケーブルによる信号伝送におい
て、ケーブル等化が必要となる場合、アッテネータと組
合わせることにより、どのようなチルト方式にも適用す
ることができる等の利点がある。
図面は本発明の説明に供づるもので、第1図、第3図乃
至第6図は本発明の等生着の一実施例を示す概略構成図
、第2図は従来の等生着の一例を示す概略構成図、第3
図はユニットの挿入方向を変えた状態を示J図、第4図
は回路網Z10の具体的構成図、第5図は回路網220
の具体的構成図、第6図は等化特性を示1図である。 10・・・・・・ユニット、11.12.13.14゜
15.16.17.18・・・・・・端子、20・・・
・・・本体、21,22,23.24.25・・・・・
・接点、710.220・・・・・・リアクタンス2端
子回路網、ROl、 RO2,R10,R20・・・・
・・抵抗。 特許出願人 沖電気工業株式会社 代理人弁理士 古 1) 精 厚 木発明の等生着の−を施イ?11示す臼第1図 Zlo、220:す7クラレス2螺千 回!iz条m ユニ1.トの挿入方向1変えた時の構成図回路!A21
0の息イ本的横戒凹 osmZ2°OのA(Aくj17mla1周:i収 本発明による専化特1陛の−1111示す特性凹M6ズ
至第6図は本発明の等生着の一実施例を示す概略構成図
、第2図は従来の等生着の一例を示す概略構成図、第3
図はユニットの挿入方向を変えた状態を示J図、第4図
は回路網Z10の具体的構成図、第5図は回路網220
の具体的構成図、第6図は等化特性を示1図である。 10・・・・・・ユニット、11.12.13.14゜
15.16.17.18・・・・・・端子、20・・・
・・・本体、21,22,23.24.25・・・・・
・接点、710.220・・・・・・リアクタンス2端
子回路網、ROl、 RO2,R10,R20・・・・
・・抵抗。 特許出願人 沖電気工業株式会社 代理人弁理士 古 1) 精 厚 木発明の等生着の−を施イ?11示す臼第1図 Zlo、220:す7クラレス2螺千 回!iz条m ユニ1.トの挿入方向1変えた時の構成図回路!A21
0の息イ本的横戒凹 osmZ2°OのA(Aくj17mla1周:i収 本発明による専化特1陛の−1111示す特性凹M6ズ
Claims (1)
- 【特許請求の範囲】 ブリッジドT形回路で構成される等化器において、 互いに逆回路を構成する第1及び第2のリアクタンス2
端子回路網を含むユニットと、 他の回路素子を含み、前記ユニットを少なくとも2通り
の方向より挿入・収容し得る本体とからなり、 前記本体は少なくとも、特性インピーダンスに等しい抵
抗値を有する第1及び第2の抵抗の直列回路の両端にそ
れぞれ接続した第1及び第2の接点と、該第1及び第2
の抵抗の接続中点に接続した第3の接点と、接地された
第4の接点とを有し、 前記ユニットは少なくとも、第1の収容位置において第
1又は第2の接点にそれぞれ接続し、且つ第2の収容位
置において第3又は第4の接点にそれぞれ接続する第1
及び第2の端子と、第1の収容位置において第3又は第
4の接点にそれぞれ接続し、且つ第2の収容位置におい
て第1又は第2の接点にそれぞれ接続する第3及び第4
の端子とを有し、 第1及び第2の端子間に第1のリアクタンス2端子回路
網を接続し、 第3及び第4の接点間に第2のリアクタンス2端子回路
網を接続したことを特徴とする 等化器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14462985A JPS626508A (ja) | 1985-07-03 | 1985-07-03 | 等化器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14462985A JPS626508A (ja) | 1985-07-03 | 1985-07-03 | 等化器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS626508A true JPS626508A (ja) | 1987-01-13 |
Family
ID=15366486
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14462985A Pending JPS626508A (ja) | 1985-07-03 | 1985-07-03 | 等化器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS626508A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5221566A (en) * | 1991-03-29 | 1993-06-22 | Kuraray Co., Ltd. | Multilayered container and package utilizing the same |
US5701798A (en) * | 1995-12-27 | 1997-12-30 | Howa Machinery, Ltd. | Linear actuating device |
-
1985
- 1985-07-03 JP JP14462985A patent/JPS626508A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5221566A (en) * | 1991-03-29 | 1993-06-22 | Kuraray Co., Ltd. | Multilayered container and package utilizing the same |
US5701798A (en) * | 1995-12-27 | 1997-12-30 | Howa Machinery, Ltd. | Linear actuating device |
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