JPS6261410A - Current mirror circuit - Google Patents

Current mirror circuit

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JPS6261410A
JPS6261410A JP60200856A JP20085685A JPS6261410A JP S6261410 A JPS6261410 A JP S6261410A JP 60200856 A JP60200856 A JP 60200856A JP 20085685 A JP20085685 A JP 20085685A JP S6261410 A JPS6261410 A JP S6261410A
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JP
Japan
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transistor
base
collector
current
input
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Pending
Application number
JP60200856A
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Japanese (ja)
Inventor
Hitoshi Kubo
仁 久保
Tatsuo Tanaka
達夫 田中
Makoto Ono
誠 小野
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Toshiba Corp
Toshiba AVE Co Ltd
Original Assignee
Toshiba Corp
Toshiba Audio Video Engineering Co Ltd
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Publication date
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Abstract

PURPOSE:To decrease the variation of a current mirror output current by providing a negative feedback circuit applying negative feedback from a collector to a base of an input transistor (TR) so as to prevent the effect of the early effect and the effect of the base current component. CONSTITUTION:Each base of plural reference TRs Q2a, Q3a is connected in common to a reference TR Q1a, each emitter of the reference TRs Q2a, Q3a is connected to a VCC power supply and each emitter of PNP output TRs Q2b, Q3b is connected corresponding to each collector. Then a diode D1 generating a prescribed voltage drop is connected between the base of the reference TR Q1a and the base of an input TR Q1b. Further, a differential amplifier 4 is provided as a negative feedback circuit to apply base current correction of the input TR Q1b and output TRs Q2b, Q3b and to correct the variation of the current amplification factor beta of each TR.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、I7 エア集積回路などで電流源回路として
用いられるカレントミラー回路に係り、特にアーリ効果
による影響を軽減するように改良した回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a current mirror circuit used as a current source circuit in an I7 air integrated circuit or the like, and particularly to a circuit improved to reduce the influence of the Early effect.

〔発明の技術的背景〕[Technical background of the invention]

第10図に従来のカレントミラー回路として、PNP形
の1個の入力トランジスタQ1および2個の出力トラン
ジスタQ!−Q3の各ベースカ共通接続されたものを示
している。上記入力トランジスタQsは、エミッタがV
ce電源に接続され、ベース・コレクタ相互が接続され
、コレクタと接地端との間に基準電流I refを流す
ための基準電流源1が接続されている。出力側トランジ
スタQ2  、Q3は各エミッタがVce電源に接続さ
れ、各コレクタにそれぞれ負荷2,3が接続されている
FIG. 10 shows a conventional current mirror circuit including one PNP input transistor Q1 and two output transistors Q! - Each base of Q3 is shown commonly connected. The input transistor Qs has an emitter of V
ce power source, the base and collector are connected to each other, and a reference current source 1 for flowing a reference current I ref is connected between the collector and the ground terminal. The output side transistors Q2 and Q3 each have their emitters connected to the Vce power source, and their collectors connected to loads 2 and 3, respectively.

上記カレントミラー回路においては、負荷2。In the above current mirror circuit, load 2.

3に出力トランジスタQ!#Q3からのカレントミラー
出力電流が印加されて電圧降下を生じ、これに応じて出
力トランジスタQx  、Q3の各コレクタ電圧が定ま
る。したがって、負荷2として抵抗値Rの抵抗が接続さ
れ、負荷3として抵抗値2凡の抵抗が接続されている場
合、出力トランジスタQsのコレクタ相互圧vc,は出
力トランジスタQ1のコレクタ電圧Qc,の2倍となる
。また、負荷2としてコレクタ・ベース相互が接続され
たトランジスタが接続され、負荷3として抵抗値Rの抵
抗が接続されている場合、上記負荷トランジスタの電圧
降下Vileは印加電流rrefの変化に対してほぼ対
数関係( VBg ”tref vTtn−T,−)で決まるので比較的変化しにくい。
Output transistor Q at 3! A current mirror output current from #Q3 is applied to cause a voltage drop, and the collector voltages of the output transistors Qx and Q3 are determined accordingly. Therefore, when a resistor with a resistance value R is connected as load 2 and a resistor with a resistance value of about 2 is connected as load 3, the collector mutual pressure vc, of the output transistor Qs is 2 of the collector voltage Qc, of the output transistor Q1. It will be doubled. Furthermore, when a transistor whose collector and base are connected together is connected as the load 2, and a resistor with a resistance value R is connected as the load 3, the voltage drop Vile of the load transistor is approximately equal to the change in the applied current rref. Since it is determined by a logarithmic relationship (VBg ``tref vTtn-T, -), it is relatively difficult to change.

これに対して、抵抗負荷の電圧降下Ir.fXRは、電
流I refや抵抗値Rによって変化するので、出力ト
ランジスタQx  、Qsの各コレクタ電圧が異なるこ
とになる。
On the other hand, the voltage drop Ir. Since fXR changes depending on the current I ref and the resistance value R, the collector voltages of the output transistors Qx and Qs differ.

〔背景技術の問題点〕[Problems with background technology]

しかし、上記したように出力トランジスタQz  、Q
sの各コレクタ電圧が異なる場合、それぞれのコレクタ
・エミッタ間電圧VcΣ2 e VCIC3に違いが生
じ、上記トランジスタQz  、Qsのアーリ電圧が低
い場合にはアーり効果による影響を大きく受け、出力ト
ランジスタQt  、Qsの各出力電流が同じにならず
にばらつくという問題があった。ここで、アーリ効果と
は、第11図に示すトランジスタのコレクタ・エミッタ
間電圧VCE対コレクタ社流工。の静特性から分るより
に、コレクタ・工4ツタ間惠圧がVC”2 r vcg
3のように異なると、コレクタ電流がre, r rc
,のように異なることを言う。
However, as mentioned above, the output transistors Qz, Q
When the respective collector voltages of s are different, a difference occurs in the respective collector-emitter voltages VcΣ2 e VCIC3, and when the early voltages of the transistors Qz and Qs are low, they are greatly affected by the early effect, and the output transistors Qt, There was a problem that each output current of Qs was not the same but varied. Here, the Early effect refers to the voltage VCE between the collector and emitter of the transistor shown in FIG. As can be seen from the static characteristics of
3, the collector current is re, r rc
, say different things like .

また、前記従来のカレントミラー回路においては、入力
トランジスタQlおよび出力トランジスタQ!  、Q
3の各ベース電流を無視すればカレントミラー出力電流
は基準電流Irefに等しくなるが、厳密にはトランジ
スタの電流増幅率βに影響され、出力トランジスタQz
yQsの出力電流はそれぞれ9となり、βのばらつきに
よりカレントミラー出力電流がばらつくという問題があ
る。特に、カレントミラー回路を多段化した場合(出力
トランジスタ数を増やした場合)、多くのトランジスタ
の各ベース電流が基準電流源1に引き込まれるので、各
トランジスタのベース電流成分が無視できなくなり、入
力トランジスタQ1のコレクタ電流が等測的に小さくな
り、結果的にカレントミラー出力′畦流も小さくなって
しまうという問題がある。
Furthermore, in the conventional current mirror circuit, the input transistor Ql and the output transistor Q! ,Q
If each base current of 3 is ignored, the current mirror output current will be equal to the reference current Iref, but strictly speaking, it will be affected by the current amplification factor β of the transistor, and the output transistor Qz
The output current of yQs is 9, respectively, and there is a problem that the current mirror output current varies due to the variation in β. In particular, when the current mirror circuit is multi-staged (when the number of output transistors is increased), each base current of many transistors is drawn into the reference current source 1, so the base current component of each transistor cannot be ignored, and the input transistor There is a problem in that the collector current of Q1 becomes isometrically small, and as a result, the current mirror output's ridge current also becomes small.

〔発明の目的〕[Purpose of the invention]

本発明は上記の事情に鑑みてなされたもので、アーリ効
果の影響を防止し得ると共にベース電流成分による影響
を防止でき、カレントミラー出力電流のばらつきを少な
くし得るカレントミラー回路を提供するものである。
The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a current mirror circuit that can prevent the influence of the Early effect and the influence of the base current component, and can reduce variations in the current mirror output current. be.

〔発明の概要〕[Summary of the invention]

即ち、本発明のカレントミラー回路は、各ベースが共通
接続された複数の基準トランジスタの各エミッタを第1
の電源に接続し、各ベースが共通接続された1個の入力
用トランジスタおよび複数の出力用トランジスタの各エ
ミッタを上記複数の基準トランジスタの各コレクタに対
応して接続し、上記入力用トランジスタのエミッタと第
2の電源との間に基準電流源を接続し、前記基準トラン
ジスタ群のベース共通接続点と入力用トランジスタのベ
ースとの間に一定の電圧降下を生じる回路素子を接続し
、入力用トランジスタのコレクタからベースに負帰還を
かける負帰還回路を設けてなることを特徴とするもので
ある。
That is, the current mirror circuit of the present invention connects each emitter of a plurality of reference transistors whose bases are commonly connected to the first
one input transistor and a plurality of output transistors whose bases are connected in common, each emitter of the plurality of reference transistors is connected correspondingly to each collector of the plurality of reference transistors, and the emitter of the input transistor is connected to the power source of the input transistor. A reference current source is connected between the reference transistor group and the second power source, a circuit element is connected that produces a constant voltage drop between the base common connection point of the reference transistor group and the base of the input transistor, and the input transistor The device is characterized by being provided with a negative feedback circuit that applies negative feedback from the collector to the base.

これによって基準トランジスタ群の各コレクタ・エミッ
タ間電圧が前記回路素子の電圧降下に等しくなって一定
になるので、アーり効果の影響を受けなくなり、カレン
トミラー出力電流それぞれが等しくなる。また、各トラ
ンジスタのベース電流成分の補正が負帰還回路により行
なわれるので、各トランジスタの′1流増幅率のばらつ
きの影響を受けず、カレントミラー出力電流それぞれの
ばらつきが少なくなる。
As a result, each collector-emitter voltage of the reference transistor group becomes equal to the voltage drop of the circuit element and becomes constant, so that it is not affected by the earth effect and the current mirror output currents become equal. Further, since the base current component of each transistor is corrected by the negative feedback circuit, it is not affected by variations in the '1st current amplification factors of each transistor, and variations in each current mirror output current are reduced.

〔発明の実施例〕[Embodiments of the invention]

以下、図面を参照して本発明の一実施例を詳細に説明す
る。
Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.

第1図において、Vce電源と接地端との間にはPNP
形の基準トランジスタQx&、入力用のトランジスタQ
lbおよび基準電流Irefを流すための基準電流源l
が直列に接続されている。上記基準トランジスタQxa
には複数個(本例では2個)の基準トランジスタQxa
 + Qsaの各ベースが共通接続され、この基準トラ
ンジスタQza+Qsaの各エミッタはVcc’dL源
に接続され、各コレクタには対応してPNP形の出力用
トランジスタQmb r Qsbの各エミッタが接続さ
れている。
In Figure 1, there is a PNP between the Vce power supply and the ground terminal.
Reference transistor Qx&, input transistor Q
lb and a reference current source l for flowing the reference current Iref.
are connected in series. The above reference transistor Qxa
has a plurality of (two in this example) reference transistors Qxa.
The bases of the reference transistors Qza+Qsa are connected in common, the emitters of the reference transistors Qza+Qsa are connected to the Vcc'dL source, and the emitters of the PNP output transistors Qmb r Qsb are connected to the respective collectors. .

この出力用トランジスタQzb r Qsbの各ベース
は前記入力用トランジスタQ1bのベースに共通接続さ
れており、各コレクタに対応して負荷2゜3が接続され
ている。そして、基準トランジスタQ+aのベースと入
力用トランジスタQlbのベースとの間には、一定の電
圧降下を発生させるための回路素子として、たとえばダ
イオードD、が接続されている。
Each base of the output transistor Qzbr Qsb is commonly connected to the base of the input transistor Q1b, and a load 2.3 is connected to each collector correspondingly. A diode D, for example, is connected between the base of the reference transistor Q+a and the base of the input transistor Qlb as a circuit element for generating a constant voltage drop.

さらに、入力用トランジスタQ1bおよび出力用トラン
ジスタQ、b、Q3bのベース電流補正を行ない、各ト
ランジスタの電流増幅率β(あるいはhfe )のばら
つきの補正を行なうための負帰還回路として、差動増幅
器4が設けられている。この差動増幅器4の非反転入力
端(+)は入力用トランジスタQtbのコレクタに接続
され、反転入力端(−)は可変バイアス’を源5に接続
され、出力端は入力用トランジスタQtbのベースに接
続されている。
Furthermore, the differential amplifier 4 is used as a negative feedback circuit to correct the base currents of the input transistor Q1b and the output transistors Q, b, and Q3b, and to correct variations in the current amplification factor β (or hfe) of each transistor. is provided. The non-inverting input terminal (+) of this differential amplifier 4 is connected to the collector of the input transistor Qtb, the inverting input terminal (-) is connected to the variable bias source 5, and the output terminal is connected to the base of the input transistor Qtb. It is connected to the.

上記カレントミラー回路においては、基準トランジスタ
Q1m+入力用トランジスタQ1bノ各エミッタ・R−
ス間電圧をVIIK、ダイオードD、に基準トランジス
タQIA * Qta p Qsaの各(−スミ流が流
れて生じる両端電圧ヲvxで表わすと、基準トランジス
タQ1mと入力用トランジスタQtbとの相互接続点の
電位はvec −V!1m −Vx+VB!=vc、 
 vxであり、基準トランジスタQla t Qza 
+ Q口の各コレクタ・エミッタ間電圧VCWは”ee
 −(vee −vx) = ”Xで一定である。した
がって、基準トランジスタQra + Qza +Qs
aの各コレクタ電流は等しく、出力用トランジスタQ宜
b + Qsbには入力用トランジスタQxbに流れる
基準電filrafと等しいカレントミラー出力電流が
流れることになる。即ち、カレントミラー出力電流それ
ぞれは、アーリ効果の影響を受けることなく、ばらつき
は少なくなり、幅広い電源電圧使用範囲において精度の
良いカレントミラー出力直流を得ることができる。
In the above current mirror circuit, each emitter of the reference transistor Q1m+input transistor Q1b and R-
The voltage across VIIK, diode D, and reference transistor QIA is vec −V!1m −Vx+VB!=vc,
vx and the reference transistor Qla t Qza
+ The collector-emitter voltage VCW of each Q port is “ee”
−(vee −vx) = “X” is constant. Therefore, the reference transistor Qra + Qza + Qs
The respective collector currents of a are equal, and a current mirror output current that is equal to the reference voltage filraf flowing to the input transistor Qxb flows through the output transistor Qxb + Qsb. That is, each current mirror output current is not affected by the Early effect, and the variation is reduced, and a highly accurate current mirror output DC can be obtained in a wide power supply voltage usage range.

また、差動増幅器4によってその出力端であるトランジ
スタQtb l Qsa r Qsbのベース共通接続
点を一定電位とするように負帰還作用が行なわれる。即
ち、トランジスタ群のベース電流がたとえば大きくなる
と、差動増幅器4の出力端に流入する電流が大きくなっ
て出力端電位が低くなろうとする。しかし、このとき入
力用トランジスタQtbのコレクタ電流が小さくなシ、
そのコレクタ電圧が高くなるので、上記出力端電位を高
くするような補正が行なわれる。このような負帰還作用
により、トランジスタ群のベース電流補正が行なわれ、
トランジスタ群の電流増幅率β(あるいはhfe )の
ばらつきの補正が行なわれる。
Further, a negative feedback effect is performed by the differential amplifier 4 so that the common connection point of the bases of the transistors Qtbl Qsar Qsb, which are the output terminals thereof, is kept at a constant potential. That is, when the base current of the transistor group increases, for example, the current flowing into the output terminal of the differential amplifier 4 increases, and the output terminal potential tends to decrease. However, at this time, if the collector current of the input transistor Qtb is small,
Since the collector voltage becomes high, correction is performed to increase the output terminal potential. This negative feedback effect corrects the base current of the transistor group,
The variation in current amplification factor β (or hfe) of the transistor group is corrected.

第2図は、第1図の回路に対してトランジスタの極性を
逆(PNP形→NPN形)にするように変形した回路を
示しておシ、第1図中と同一部分には同一符号を付し、
第1図中と対応する部分には第1図中の符号に″を付し
ている。
Figure 2 shows a circuit modified from the circuit in Figure 1 so that the polarity of the transistor is reversed (PNP type → NPN type), and the same parts as in Figure 1 are designated by the same symbols. Attached,
1. Portions corresponding to those in FIG. 1 are indicated with a ``" added to the reference numerals in FIG. 1.

第3図は、第1図の回路に対してダイオードD、に代え
て抵抗R,を用いると共に差動増幅器4の具体例を示し
たものである。上記抵抗R1に生じる電圧降下VXが余
シ小さいと、基準トランジスタQlh a Qta +
 Qsaのコレクタ・エミ、り間電圧vc罵が小さくな
って基準トランジスタ群の動作が飽和領域に入ってしま
うので、飽和領域に入らないように(飽和領域以上にな
るように)前記電圧降下vxをある程度大きく設定する
必要がある。
FIG. 3 shows a specific example of the differential amplifier 4 in which a resistor R is used in place of the diode D in the circuit shown in FIG. If the voltage drop VX occurring across the resistor R1 is small, the reference transistor Qlh a Qta +
Since the collector-to-emitter voltage vc of Qsa becomes small and the operation of the reference transistor group enters the saturation region, the voltage drop vx is increased so as not to enter the saturation region (so that it is above the saturation region). It is necessary to set it somewhat large.

上記差動増幅器4は、基準トランジスタ群、入力用、出
力用トランジスタ群とは逆極性(本例ではNPN形)の
差動対トランジスタQ4− Qsと、このトランジスタ
Qa−Qsのエミッタ共通接続点に接続される定電流源
とからなる。そして、一方のトランジスタQ4は、コレ
クタがvcc電源に接続され、ベースが入力用トランジ
スタQtbのコレクタに接続されており、他方のトラン
ジスタQ6はベースがバイアス電源5に接続され、コレ
クタが入力用トランジスタQtbのベースに接続されて
いる。この差動増幅器4の動作は、第1図を参照して説
明した差動増幅器4の動作と同じであり、フィードバッ
ク信号入力用のトランジスタQ4の電流増幅率βを大き
くしておけばそのベース電流の影響は無視できる。
The differential amplifier 4 has a differential pair of transistors Q4-Qs of opposite polarity (NPN type in this example) to the reference transistor group, input transistor group, and output transistor group, and a common connection point between the emitters of these transistors Qa-Qs. It consists of a constant current source connected. One transistor Q4 has a collector connected to the VCC power supply and a base connected to the collector of the input transistor Qtb, and the other transistor Q6 has a base connected to the bias power supply 5 and a collector connected to the input transistor Qtb. connected to the base of. The operation of this differential amplifier 4 is the same as the operation of the differential amplifier 4 explained with reference to FIG. The effect of is negligible.

第4図は、第3図の回路に対してトランジスタの極性を
逆にするように変形した回路を示しており、第3図中と
同一部分には同一符号を付し、第3図中と対応する部分
には第3図中の符号に゛を付している。
FIG. 4 shows a circuit modified from the circuit in FIG. 3 by reversing the polarity of the transistors, and the same parts as in FIG. Corresponding parts are indicated by the reference numerals in FIG. 3.

第5図は、第3図の回路に比べて差動増幅器4の出力を
カレントミラー負荷回路6で受けるように変形した回路
を示している。ここで、カレントミラー負荷回路6は、
差動対トランジスタとは逆極性(本例ではPNP形)の
トランジスタQs  、Qγの各エミッタがVcc電源
に接続され、ベース・コレクタ相互が接続された入力側
トランジスタQ6のコレクタが差動対トランジスタの一
方のトランジスタQ4のコレクタに接続され、出力側ト
ランジスタQγのコレクタが基準トランジスタQ+a 
r Qsa r Qsaのベース共通接続点に接続され
ている。
FIG. 5 shows a circuit modified from the circuit shown in FIG. 3 so that the output of the differential amplifier 4 is received by a current mirror load circuit 6. Here, the current mirror load circuit 6 is
The emitters of the transistors Qs and Qγ, which have opposite polarity (PNP type in this example) to the differential pair transistors, are connected to the Vcc power supply, and the collector of the input side transistor Q6, whose base and collector are connected to each other, is connected to the differential pair transistor. It is connected to the collector of one transistor Q4, and the collector of the output side transistor Qγ is connected to the reference transistor Q+a.
r Qsa r Connected to the base common connection point of Qsa.

第6図は、第5図の回路【対してトランジスタの極性を
逆にするように変形した回路を示しており、第5図中と
同一部分には同一符号を付し、第5図中と対応する部分
には第5図中の符号に゛を付している。
Figure 6 shows the circuit in Figure 5 [which has been modified so that the polarity of the transistors is reversed, and the same parts as in Figure 5 are given the same symbols, Corresponding parts are marked with "" in the reference numerals in FIG.

第7図は、負帰還回路7としてトランジスタQa、電流
源71、ダイオードD室を用いたカレントミラー回路で
あって、出力段を3段有するものを示しておシ、Q4m
は基準トランジスタ、Qabは出力用トランジスタ、8
は負荷群であり、その他は第1図中と同一符号を付して
いる。上記負帰還回路7は、入力用トランジスタQtb
と電流源7ノを介して接地端に接続し、そのベースを入
力用トランジスタQtbのコレクタに接続し、この入力
用トランジスタQsbのベースと上記電流源7との間に
ダイオードD、を接続してなる。したがって、入力用ト
ランジスタQtbのコレクタ′成圧が高くなると、トラ
ンノスタQ8のエミ、り電圧が高くなり、ダイオードD
!を通じて入力用トランジスタQsbのベース電圧が高
くなる方向に補正されることになり、所望の負RR作用
が得られる。
FIG. 7 shows a current mirror circuit using a transistor Qa, a current source 71, and a diode D chamber as a negative feedback circuit 7, and has three output stages.
is the reference transistor, Qab is the output transistor, 8
is a load group, and the others are given the same symbols as in FIG. The negative feedback circuit 7 includes an input transistor Qtb
is connected to the ground terminal via a current source 7, its base is connected to the collector of an input transistor Qtb, and a diode D is connected between the base of this input transistor Qsb and the current source 7. Become. Therefore, when the collector voltage of the input transistor Qtb increases, the emitter voltage of the trannostar Q8 increases, and the diode D
! Through this, the base voltage of the input transistor Qsb is corrected in the direction of increasing, and a desired negative RR effect can be obtained.

なお、上記ダイオードD、に代えて抵抗あるいは可変直
流電源回路を用いてもよく、電流源71に代えて抵抗を
用いてもよい。
Note that a resistor or a variable DC power supply circuit may be used in place of the diode D, and a resistor may be used in place of the current source 71.

第8図は、第7図の回路に対してダイオードDI+D!
の代わりに抵抗R1pR1を用い、トランジスタの極性
を逆にするように変形した回路を示しており、第7図中
と同一部分には同一符号を付し、第7図中と対応する部
分には第7図中の符号に′を付している。
FIG. 8 shows the diode DI+D! for the circuit of FIG.
This shows a modified circuit in which a resistor R1pR1 is used instead of , and the polarity of the transistor is reversed. The same parts as in FIG. 7 are given the same reference numerals, and the corresponding parts as in FIG. The symbols in FIG. 7 are appended with '.

第9図は、第7図の回路に比べてダイオードDI+D2
の代わりに抵抗RIIR,を用い、負帰還回路1の負荷
としてvcciat源と基準トランジスタ群のベース共
通′接続点との間に抵抗R3を接続した点が異なる。
Figure 9 shows that the diode DI+D2 is different from the circuit in Figure 7.
The difference is that a resistor RIIR is used instead of , and a resistor R3 is connected as a load of the negative feedback circuit 1 between the vcciat source and the common base connection point of the reference transistor group.

〔発明の効果〕〔Effect of the invention〕

上述したように本発明のカレン2ラ−回路′によれば、
アーリ効果の影響を防止し得ると共にベース電流成分に
よる影響を防止でき、カレントミラー出力電流のばらつ
きを少なくすることができる。
As mentioned above, according to the Karen 2L circuit of the present invention,
In addition to being able to prevent the influence of the Early effect, it is also possible to prevent the influence of the base current component, and it is possible to reduce variations in the current mirror output current.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明のカレントミラー回路の一実施例を示す
回路図、第2図乃至第9図はそれぞれ本発明の変形例あ
るいは他の実施例を示す回路図、第10図は従来のカレ
ントミラー回路を示す回路図、第11図はアーリ効果を
説明するために示す特性図である。 Qxa + Qga + Qsa t Qaa ・”基
準トランジスタ、Qtb−入力用トランジスタ、Qaa
 l Qsb + Q4b・・・出力用トランジスタ、
DltD鵞・・・ダイオード、R1,R1・・・抵抗、
1・・・定電流源、4・・・差動増幅器、5・・・バイ
アス電源、7・・・負帰還回路、Q4  、Qs  −
Qs ・・・トランジスタ、3ノ・・・定゛1流源、7
ノ・・・電流源。 出願人代理人  弁理士 鈴 江 武 豚箱2図 第4図
FIG. 1 is a circuit diagram showing one embodiment of the current mirror circuit of the present invention, FIGS. 2 to 9 are circuit diagrams showing modified examples or other embodiments of the present invention, and FIG. 10 is a circuit diagram of a conventional current mirror circuit. A circuit diagram showing a mirror circuit, and FIG. 11 is a characteristic diagram shown to explain the Early effect. Qxa + Qga + Qsa t Qaa ・"Reference transistor, Qtb - input transistor, Qaa
l Qsb + Q4b...output transistor,
DltD...Diode, R1, R1...Resistor,
DESCRIPTION OF SYMBOLS 1... Constant current source, 4... Differential amplifier, 5... Bias power supply, 7... Negative feedback circuit, Q4, Qs-
Qs...transistor, 3...constant current source, 7
No... Current source. Applicant's representative Patent attorney Takeshi Suzue Pig box 2 Figure 4

Claims (4)

【特許請求の範囲】[Claims] (1)第1の電源に各エミッタが接続され、各ベースが
共通接続された複数の基準トランジスタと、この複数の
基準トランジスタの各コレクタに対応して各エミッタが
接続され、各ベースが共通接続された1個の入力用トラ
ンジスタおよび複数の出力用トランジスタと、上記入力
用トランジスタのコレクタと第2の電源との間に接続さ
れた基準電流源と、前記基準トランジスタ群のベース共
通接続点と入力用トランジスタのベースとの間に接続さ
れ一定の電圧降下を生じる回路素子と、前記入力用トラ
ンジスタのコレクタから入力を受け、上記入力用トラン
ジスタのベースに負帰還出力を与える負帰還回路とを具
備し、前記出力トランジスタのコレクタ電流をカレント
ミラー出力とすることを特徴とするカレントミラー回路
(1) A plurality of reference transistors each having an emitter connected to a first power supply and each base commonly connected, and each emitter corresponding to each collector of the plurality of reference transistors being connected and each base commonly connected. one input transistor and a plurality of output transistors, a reference current source connected between the collector of the input transistor and a second power supply, and a base common connection point of the reference transistor group and the input a circuit element that is connected between the base of the input transistor and produces a constant voltage drop; and a negative feedback circuit that receives input from the collector of the input transistor and provides a negative feedback output to the base of the input transistor. , a current mirror circuit characterized in that the collector current of the output transistor is a current mirror output.
(2)前記負帰還回路は、非反転入力端が入力用トラン
ジスタのコレクタに接続され、出力端が上記入力用トラ
ンジスタのベースに接続された差動増幅器と、この差動
増幅器の反転入力端に接続されたバイアス電源とからな
ることを特徴とする前記特許請求の範囲第1項記載のカ
レントミラー回路。
(2) The negative feedback circuit includes a differential amplifier whose non-inverting input terminal is connected to the collector of the input transistor and whose output terminal is connected to the base of the input transistor, and an inverting input terminal of the differential amplifier. 2. The current mirror circuit according to claim 1, further comprising a bias power supply connected to the current mirror circuit.
(3)前記負帰還回路は、前記トランジスタ群とは逆極
性の差動対トランジスタと、この差動対トランジスタの
エミッタ共通接続点と第2の電源との間に接続された電
流源と、上記差動対トランジスタのうちの一方のトラン
ジスタのベースに接続されたバイアス電源とを具備し、
上記一方のトランジスタのコレクタを前記入力用トラン
ジスタのベースに接続し、差動対トランジスタのうちの
他方のトランジスタのベースを入力用トランジスタのコ
レクタに接続し、上記他方のトランジスタのコレクタを
第1の電源に接続してなることを特徴とする前記特許請
求の範囲第1項記載のカレントミラー回路。
(3) The negative feedback circuit includes a differential pair of transistors having a polarity opposite to that of the transistor group, a current source connected between a common emitter connection point of the differential pair of transistors, and a second power source; a bias power supply connected to the base of one of the differential pair transistors;
The collector of one of the transistors is connected to the base of the input transistor, the base of the other transistor of the differential pair transistors is connected to the collector of the input transistor, and the collector of the other transistor is connected to the first power source. 2. The current mirror circuit according to claim 1, wherein the current mirror circuit is connected to the current mirror circuit.
(4)前記負帰還回路は、前記入力用トランジスタのコ
レクタにベースが接続され、コレクタが第1の電源に接
続され、前記基準トランジスタ群とは逆極性のトランジ
スタと、このトランジスタのエミッタと第2の電源との
間に接続された電流源あるいは抵抗と、上記トランジス
タのエミッタと前記入力用トランジスタのベースとの間
に接続されたダイオードあるいは抵抗あるいは可変バイ
アス電源回路とを具備することを特徴とする前記特許請
求の範囲第1項記載のカレントミラー回路。
(4) The negative feedback circuit has a base connected to the collector of the input transistor, a collector connected to a first power supply, a transistor having a polarity opposite to that of the reference transistor group, an emitter of this transistor, and a second A current source or a resistor connected between the power supply of the transistor and a diode or a resistor or a variable bias power supply circuit connected between the emitter of the transistor and the base of the input transistor. A current mirror circuit according to claim 1.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS64807A (en) * 1987-06-23 1989-01-05 Hitachi Ltd Current mirror circuit
JP2011191776A (en) * 2003-05-14 2011-09-29 Semiconductor Energy Lab Co Ltd Semiconductor device and electronic equipment

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