JPS62460B2 - - Google Patents
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- JPS62460B2 JPS62460B2 JP2331183A JP2331183A JPS62460B2 JP S62460 B2 JPS62460 B2 JP S62460B2 JP 2331183 A JP2331183 A JP 2331183A JP 2331183 A JP2331183 A JP 2331183A JP S62460 B2 JPS62460 B2 JP S62460B2
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- 238000001514 detection method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 101150073536 FET3 gene Proteins 0.000 description 5
- 238000004804 winding Methods 0.000 description 5
- 101150015217 FET4 gene Proteins 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 230000005284 excitation Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
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- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
- G01P3/42—Devices characterised by the use of electric or magnetic means
- G01P3/44—Devices characterised by the use of electric or magnetic means for measuring angular speed
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Description
【発明の詳細な説明】
本発明は、たとえば工作機等のレゾルバを使用
した速度検出回路において、低速での温度ドリフ
トとリツプルの影響を除去した高精度速度検出回
路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a high-precision speed detection circuit that eliminates the effects of temperature drift and ripples at low speeds in a speed detection circuit using a resolver for, for example, a machine tool.
ベクトル制御を採用したAC工作機主軸駆動装
置において、主軸位置をパルスゼネレータで検出
するデイジタル方式の任意点位置決め（任意点オ
リエンテーシヨン）を行なう場合には、停止直前
に安定した低速運転が要求される。 When performing digital arbitrary point positioning (arbitrary point orientation) in which the spindle position is detected by a pulse generator in an AC machine tool spindle drive system that uses vector control, stable low-speed operation is required immediately before stopping. Ru.
例えば、トツプ速度を6000rpmとすると、低速
速度2rpmが必要とされる。2rpmは6000rpmに対
して0.033％であり、6000rpm時の速度検出電圧
を10Vとすると、2rpm時は
10×２／６０００＝3.33ｍＶ
となる。 For example, if the top speed is 6000 rpm, a low speed of 2 rpm is required. 2rpm is 0.033% of 6000rpm, and if the speed detection voltage at 6000rpm is 10V, then at 2rpm it is 10 x 2/6000 = 3.33mV.
従つて、2rpm時に速度検出回路に−3.33ｍＶ
の温度ドリフトがあると、電動機は停止する。そ
のため、ドリフトは3.33ｍＶに対して十分に小さ
い値が必要である。 Therefore, -3.33mV is applied to the speed detection circuit at 2rpm.
If there is a temperature drift of , the motor will stop. Therefore, the drift needs to be a sufficiently small value compared to 3.33mV.
また、速度検出回路から生じるリツプル電圧が
大きいと、2rpmに対してその変動分が大きくな
り、不都合を生じるため、リツプル電圧が小さい
ことが必要とされる。 Furthermore, if the ripple voltage generated from the speed detection circuit is large, its fluctuation will be large with respect to 2 rpm, causing a problem, so it is necessary that the ripple voltage be small.
第１図は、従来方式の速度検出回路のブロツク
図である。 FIG. 1 is a block diagram of a conventional speed detection circuit.
１は4.608MHzの周波数を発生する水晶発振
器、２はデジタル方式単安定回路、３と４は
FET（電界効果形トランジスタ）、５は低減濾波
器（ローパスフイルタ）、６は水晶発振器１から
の入力4.608MHzを1/256に分周して18KHzを出
力する分周器、７は２相正弦波発生回路、８はレ
ゾルバ（α，βは励磁巻線、Ｄは検出巻線）、９
はレゾルバ８によつて検出された周波数を1/8に
分周する分周器である。 1 is a crystal oscillator that generates a frequency of 4.608MHz, 2 is a digital monostable circuit, and 3 and 4 are
FET (field effect transistor), 5 is a reduction filter (low pass filter), 6 is a frequency divider that divides the input 4.608MHz from crystal oscillator 1 to 1/256 and outputs 18KHz, 7 is a two-phase sine Wave generation circuit, 8 is a resolver (α, β are excitation windings, D is a detection winding), 9
is a frequency divider that divides the frequency detected by the resolver 8 into 1/8.
第１図において、水晶発振器１は4.608MHzの
安定したパルスを発生し、このパルスを分周器６
で1/256に分周した18KHzのパルスを２相正弦波
発生回路７の入力とする。 In Figure 1, crystal oscillator 1 generates a stable pulse of 4.608 MHz, and this pulse is passed to frequency divider 6.
The 18KHz pulse frequency-divided by 1/256 is input to the two-phase sine wave generating circuit 7.
２相正弦波発生回路７の出力周波数は18KHz
であり、レゾルバ８のα，β相の励磁巻線を励磁
する。レゾルバ８の検出巻線Ｄには次の（１式）
の０のような周波数を発生する。０
＝18＋ＰＮ／１２０×１／１０００＝18
＋７２Ｎ／１２０×１０００（KHz） ………（１式）
ただし、
Ｐはレゾルバ８の極性（この例では72極）、Ｎ
はレゾルバ８の回転数（rpm）、０はレゾルバ
８の検出巻線Ｄの周波数（KHz）である。 The output frequency of the two-phase sine wave generator circuit 7 is 18KHz
and excites the excitation windings of the α and β phases of the resolver 8. The detection winding D of the resolver 8 has the following (1 set)
It generates a frequency like 0 . 0 = 18 + PN/120 x 1/1000 = 18 + 72 N/120 x 1000 (KHz) ...... (1 set) However, P is the polarity of resolver 8 (72 poles in this example), N
is the rotation speed (rpm) of the resolver 8, and 0 is the frequency (KHz) of the detection winding D of the resolver 8.
この周波数信号０は分周器９で波形成形後1/
８に分周され、その出力パルスがデイジタル方式
単安定回路２の一方の入力となる。 This frequency signal 0 is waveform-shaped by frequency divider 9 and then 1/
8, and the output pulse becomes one input of the digital monostable circuit 2.
デイジタル方式単安定回路２の他方の入力は
4.608MHzのパルスである。 The other input of digital monostable circuit 2 is
It is a 4.608MHz pulse.
このデイジタル方式単安定回路２は分周器９の
パルス信号の入力された後、デイジタル方式単安
定回路２に内蔵されたフリツプフロツプ回路によ
り、4.608MHzのパルスを1024個計数する。この
計数期間中はデイジタル方式単安定回路２の出力
Ｍには高レベルの信号が発生し、Ｍの反転信号
には低レベルの信号が発生している。 After receiving the pulse signal from the frequency divider 9, the digital monostable circuit 2 counts 1024 pulses of 4.608 MHz using a flip-flop circuit built into the digital monostable circuit 2. During this counting period, a high level signal is generated at the output M of the digital monostable circuit 2, and a low level signal is generated at the inverted signal of M.
1024パルス計数後は出力Ｍは低レベルに、出力
は高レベルに反転する。出力Ｍが高レベルの場
合、FET３のＤ−Ｓ間は短絡される。また、
FET４のゲートＧにはの信号は低レベルであ
り、FET４のＤ−Ｓ間がoffになるように構成さ
れているので、ローパスフイルタ５の入力には＋
8Vが印加される。 After counting 1024 pulses, the output M is inverted to low level and the output is inverted to high level. When the output M is at a high level, D and S of FET3 are short-circuited. Also,
The signal at the gate G of FET4 is at a low level, and the signal between D and S of FET4 is turned off, so the input signal to the low pass filter 5 is +
8V is applied.
逆に出力Ｍが反転するとFET３がoff、FET４
がonとなり、ローパスフイルタ５の入力には−
8Vが印加される。 Conversely, when output M is reversed, FET3 turns off and FET4 turns off.
is turned on, and the input of low-pass filter 5 is -
8V is applied.
従つて、ローパスフイルタ５の入力波形は第１
図ｂのようになる。第１図ｂにおいてローパスフ
イルタ５の入力波形の一周期は、分周期９の出力
周波数で決定されている。 Therefore, the input waveform of the low-pass filter 5 is the first
It will look like Figure b. In FIG. 1b, one period of the input waveform of the low-pass filter 5 is determined by the output frequency of the divided period 9. In FIG.
θ＝０゜で分周器９の出力が発生し1024/4608
（ｍｓ）間においてFET３はonになる。この時間
に相当する角度δは次の（２式）のようになる。 At θ=0°, the output of frequency divider 9 is generated and becomes 1024/4608
(ms), FET3 is turned on. The angle δ corresponding to this time is expressed by the following (2 equations).
また、φは
φ＝δ−180＝３６×Ｎ／６０００（度）………（３式
）
となる。 Further, φ is φ=δ−180=36×N/6000 (degrees) (3 formulas).
ローパスフイルタ５の出力電圧V0は第１図ｂ
の平均電圧となるので、次の（４式）のようにな
る。 The output voltage V 0 of the low-pass filter 5 is shown in Figure 1b.
Therefore, the following (4 formula) is obtained.
V0＝８×（１８０＋φ）−８×（１８０−φ）／３６０
＝１６×φ／３６０
＝１６／３６０×３６×Ｎ／６０００＝１６／６００
００×Ｎ（Ｖ）………（４
式）
従つて、ローパスフイルタ５の出力には、速度
Ｎに比例した電圧が発生する。V 0 =8×(180+φ)−8×(180−φ)/360
=16×φ/360 =16/360×36×N/6000=16/600
00×N(V) (Formula 4) Therefore, a voltage proportional to the speed N is generated at the output of the low-pass filter 5.
しかし、この従来方式では＋8Vや−8Vの電源
電圧が温度により変化すれば、ローパスフイルタ
５の出力電圧V0も変化する。またFET３や４の
スイツチング速度が変化すると、第１図ｂでφの
変化となり同様にローパスフイルタ５の出力電圧
V0の変化をもたらし、ドリフトの原因となつて
いる。 However, in this conventional method, if the power supply voltage of +8V or -8V changes due to temperature, the output voltage V0 of the low-pass filter 5 also changes. Furthermore, when the switching speed of FETs 3 and 4 changes, φ changes as shown in Figure 1b, and the output voltage of low-pass filter 5 similarly changes.
This causes a change in V 0 and causes drift.
さらに、第１図ｂの波形の基本波成分の振幅Ａ
は次式のようになり、
φ＝０すなわちＮ＝０で最大となるから、低速
でのリツプル電圧が大きい。 Furthermore, the amplitude A of the fundamental wave component of the waveform in FIG.
is as follows, Since it is maximum at φ=0, that is, N=0, the ripple voltage is large at low speeds.
ここにおいて本発明は、従来装置の難点を克服
し、低速でも高精度の速度制御が行なえるレゾル
バを使用した検出回路を提供することを、その目
的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a detection circuit using a resolver that overcomes the drawbacks of conventional devices and can perform high-precision speed control even at low speeds.
第２図に本発明の一実施例の構成を表わすブロ
ツク図を示す。 FIG. 2 shows a block diagram showing the configuration of an embodiment of the present invention.
第２図において、第１図ａと同一の符号は同一
もしくは相当部分であり、１０，１１は論理積回
路、１２は演算増幅器、R1〜R10は抵抗、C1〜C6
はコンデンサである。 In FIG. 2, the same symbols as in FIG. 1a are the same or equivalent parts, 10 and 11 are AND circuits, 12 is an operational amplifier, R 1 to R 10 are resistors, and C 1 to C 6
is a capacitor.
分周器９の１つの出力信号θ〓に対して、その反
転信号〓は論理積回路１０の入力となる。また論
理積回路１０の他の入力信号はＭである。そして
論理積回路１１の入力信号は反転信号と信号θ〓
となつている。従つて論理積回路１０の出力は反
転信号と信号θ〓の論理積である×θ〓となる。 For one output signal θ〓 of the frequency divider 9, its inverted signal 〓 becomes an input to the AND circuit 10. Further, the other input signal of the AND circuit 10 is M. The input signals of the AND circuit 11 are the inverted signal and the signal θ
It is becoming. Therefore, the output of the AND circuit 10 becomes ×θ〓, which is the AND of the inverted signal and the signal θ〓.
論理積回路１０，１１の出力はFET３，４の
ゲート端子に接続されているので、論理積回路１
０，１１の出力が高レベルの場合のみFET３，
４はonとなる。 Since the outputs of AND circuits 10 and 11 are connected to the gate terminals of FETs 3 and 4, AND circuit 1
FET3, only when the outputs of 0 and 11 are high level.
4 is on.
FET３の出力は抵抗R1〜R3、コンデンサC1，
C2より構成されるローパスフイルタ回路を通じ
て、演算増幅器１２の一方の入力となる。 The output of FET3 is resistor R 1 to R 3 , capacitor C 1 ,
It becomes one input of the operational amplifier 12 through a low-pass filter circuit composed of C2 .
同様に、論理積回路１１の出力はFET４のゲ
ート入力となり、抵抗R4〜R6、コンデンサC3，
C4より構成されるローパスフイルタを通じて、
演算増幅器１２の他の入力となる。 Similarly, the output of the AND circuit 11 becomes the gate input of FET4, and the resistors R 4 to R 6 , the capacitor C 3 ,
Through a low pass filter composed of C4 ,
It becomes another input of the operational amplifier 12.
抵抗R1〜R6，R9，R10の値もそれぞれ同じ記号
で表わし
R1＋R2＋R3≫R9
R4＋R5＋R6≫R10
とすると、論理積回路１０，１１の出力が高レベ
ルの期間のみ、FETの出力段（ドレンＤ）の
Ｘ、Ｙ点には−8Vに近いパルス状の電圧が印加
される。 The values of the resistors R 1 to R 6 , R 9 , and R 10 are also represented by the same symbol, and if R 1 +R 2 +R 3 ≫R 9 R 4 +R 5 +R 6 ≫R 10 , then the outputs of the AND circuits 10 and 11 are Only during the high level period, a pulsed voltage close to -8V is applied to the X and Y points of the output stage (drain D) of the FET.
また、おのおの抵抗値は
R1＝R2＝R3＝R4＝R5＝R6
R7＝R8
R9＝R10
と設定され対称回路となつている。したがつて演
算増幅器１２は差動増幅器となつているので、Ｘ
点とＹ点の電圧平均値の差に比例した直流電圧が
演算増幅器１２の出力電圧となる。 Further, the respective resistance values are set as R 1 =R 2 =R 3 =R 4 =R 5 =R 6 R 7 =R 8 R 9 =R 10 , forming a symmetrical circuit. Therefore, since the operational amplifier 12 is a differential amplifier,
The output voltage of the operational amplifier 12 is a DC voltage proportional to the difference between the voltage average values at the point and the Y point.
第３図ａ，ｂは、本発明の動作を説明するタイ
ムチヤートである。 FIGS. 3a and 3b are time charts explaining the operation of the present invention.
レゾルバ８の回転方向が正（Ｎ＞０）の場合が
第３図ａである。 FIG. 3a shows a case where the rotation direction of the resolver 8 is positive (N>0).
第３図ａにおいて、信号θ〓と〓の周波数は（１
式）で示される周波数０の1/8である。信号θ〓
に対して信号〓は180度位相が遅れている。信号
θ〓がＬ（低いレベル）→Ｈ（高いレベル）になる
時点から、信号ＭがＬ→Ｈとなり
ｔM＝1024/4608（ｍｓ）
の間はＨになつており、その後信号ＭはＬとな
り、次に信号θ〓がＬ→Ｈになるのと同じ動作にな
る。論理積回路１０の出力である×〓は図のよ
うにt0間発生するが、論理積回路１１の出力であ
る×θ〓は低レベルのみである。従つてＸ点のみ
t0期間−8Vとなり、Ｙ点は零である。 In Figure 3a, the frequencies of the signals θ〓 and 〓 are (1
It is 1/8 of the frequency 0 shown by the formula). Signal θ〓
In contrast, the signal 〓 has a phase delay of 180 degrees. From the time when the signal θ〓 changes from L (low level) to H (high level), the signal M changes from L to H and remains H for t M = 1024/4608 (ms), after which the signal M becomes L. Then, the operation is the same as when the signal θ〓 changes from L to H. ×〓, which is the output of the AND circuit 10, is generated during t 0 as shown in the figure, but ×θ〓, which is the output of the AND circuit 11, is only at a low level. Therefore, only point X
t 0 period is −8V, and the Y point is zero.
t0に相当する角φ０は次の（５式）のようにな
る。 The angle φ 0 corresponding to t 0 is as shown in the following (Equation 5).
従つて、Ｘ点の平均電圧をＶxとすると、
Vx＝−８×φ０／３６０＝−８×０．００６Ｎ／３６０
＝−1.33×10-4N（Ｖ） ………（６式）
演算増幅器１２のゲインは−R7／3R1であるか
ら、演算増幅器１２の出力電圧V0は
V0＝−Ｒ７／３Ｒ１×Ｖx＝Ｒ７／３Ｒ１×1.33
×10-4N（Ｖ） ………（７式）
次にレゾルバ８の回転方向が負（Ｎ＜０）の場
合は、第３図ｂに示すように、Ｙ点の電圧のみt1
期間−8Vとなる。 Therefore, if the average voltage at point Since the gain of the operational amplifier 12 is -R 7 /3R 1 , the output voltage V 0 of the operational amplifier 12 is V 0 = -R 7 /3R 1 ×V x = R 7 /3R 1 ×1.33 ×10 -4 N (V) ......(Formula 7) Next, if the rotation direction of the resolver 8 is negative (N<0), as shown in Figure 3b, only the voltage at point Y is t 1
It becomes -8V for a period.
この場合、t1に相当する角φ１は次式のように
なる。 In this case, the angle φ 1 corresponding to t 1 is as follows.
Ｙ点の平均電圧Ｖyは
Ｖy＝−８×φ１／３６０＝1.33
×10-4N（Ｖ） ………（９式）
演算増幅器１２の正相ゲインはR7／3R1となる
ので出力電圧V0は次式のようになる。 The average voltage V y at point Y is V y = -8 x φ 1 /360 = 1.33 x 10 -4 N (V) ...... (Formula 9) The positive phase gain of the operational amplifier 12 is R 7 /3R 1 Therefore, the output voltage V 0 is as follows.
V0＝Ｒ７／３Ｒ１Ｖy
＝Ｒ７×１．３３×１０−４／３Ｒ１Ｎ（Ｖ）………
（10式）
故に（７式）＝（10式）
となり、出力電圧V0は回転数Ｎに比例し、Ｎ＞
０なら正の電圧、Ｎ＜０なら負の電圧を発生す
る。V 0 =R 7 /3R 1 V y =R 7 ×1.33×10 −4 /3R 1 N (V)……
(Formula 10) Therefore, (Formula 7) = (Formula 10), and the output voltage V 0 is proportional to the rotation speed N, and N>
If N is 0, a positive voltage is generated, and if N<0, a negative voltage is generated.
次に、第３図ａでＸ点電圧波形の基本波成分の
大きさA1は次の（11式）のようになる。 Next, in FIG. 3a, the magnitude A 1 of the fundamental wave component of the voltage waveform at point X is as shown in the following (Equation 11).
したがつて、A1はＮ＝０ではφ１＝０とな
り、A1＝０となるから低速になる程リツプル電
圧が小さくなる。 Therefore, when A 1 is N=0, φ 1 =0, and since A 1 =0, the ripple voltage becomes smaller as the speed becomes lower.
以上は、本発明の一実施例のマクロ的な動作で
ある。 The above is the macroscopic operation of one embodiment of the present invention.
次に、回転数Ｎ＝０においてミクロ的な動作の
説明を行なう。 Next, the microscopic operation at the rotation speed N=0 will be explained.
第４図は、回転数Ｎ＝０の時の拡大タイムチヤ
ートである。 FIG. 4 is an enlarged time chart when the rotation speed N=0.
第４図において、水晶発振器１の出力パルスに
対して信号θ〓および〓は、レゾルバ８の停止位置
や分周器９の位相遅れのため、水晶発振器１の出
力パルスに対して相対的にt3の遅れ時間を生じ
る。時間t3はロータ（つまりレゾルバ８）の停止
位置で変動する。 In FIG. 4, the signals θ and θ are relative to the output pulse of the crystal oscillator 1 due to the stop position of the resolver 8 and the phase delay of the frequency divider 9. This results in a delay time of 3 . The time t3 varies at the stop position of the rotor (that is, the resolver 8).
デジタル方式単安定回路２の出力は、信号θ〓が
Ｌ→Ｈに変化した直後の水晶発振器１の出力パル
スを1024パルス計数する。Ｍの信号幅の時間変化
はないが、θ〓との相対的位相変化に相当する時間
t3のため、論理積〓×Ｍとθ〓×は共にパルス幅
t2の信号を発生し、この間FET３，４はonとな
り、Ｘ点、Ｙ点共に同じ大きさの平均電圧を発生
する。しかし演算増幅器１２の出力V0は、演算
増幅器１２がＸ点電圧ＶxとＹ点電圧Ｖyの差に比
例した電圧を発生するような差動増幅器であるの
で、零となる。 The digital monostable circuit 2 outputs 1024 output pulses from the crystal oscillator 1 immediately after the signal θ〓 changes from L to H. There is no time change in the signal width of M, but the time corresponding to the relative phase change with θ〓
Because t 3 , the logical product 〓×M and θ〓× are both pulse widths
A signal at t 2 is generated, and during this time FETs 3 and 4 are turned on, generating an average voltage of the same magnitude at both the X point and the Y point. However, the output V 0 of the operational amplifier 12 is zero because the operational amplifier 12 is a differential amplifier that generates a voltage proportional to the difference between the X point voltage V x and the Y point voltage V y .
また、温度変化でFET３，４のスイツチング
速度が変化しても、FET３，４を同じ温度特性
のものを採用しておけば、そのパルス幅の変化に
よる温度ドリフトは、出力電圧V0には僅かしか
発生しないようにすることができる。さらに、−
8Vの電圧が変化しても同様に出力電圧V0には非
常に小さな電圧変動しか発生しない。なお、従来
手段は、第１図ｂで速度を表現する部分はφの部
分であり、それ以外の（δ−φ）と（360−δ）
は速度を表現しない部分であるが、この部分での
8V、−8Vの電源電圧の変動が出力に影響する。こ
れに対して本発明の方式ではφの部分のみを検出
するので、電源電圧変動の影響が小さい。 Furthermore, even if the switching speed of FETs 3 and 4 changes due to temperature changes, if FETs 3 and 4 have the same temperature characteristics, the temperature drift due to the change in pulse width will be negligible for the output voltage V0. You can prevent this from happening. Furthermore, −
Similarly, even if the voltage of 8V changes, only a very small voltage fluctuation occurs in the output voltage V0 . In addition, in the conventional means, the part that expresses the speed in Figure 1b is the part φ, and the other parts (δ-φ) and (360-δ)
is a part that does not express speed, but in this part
Fluctuations in the power supply voltage of 8V and -8V affect the output. In contrast, in the method of the present invention, only the portion of φ is detected, so that the influence of power supply voltage fluctuations is small.
以上により本発明の速度検出回路によると高精
度の速度検出がなされ得る。 As described above, according to the speed detection circuit of the present invention, highly accurate speed detection can be performed.
第５図は、本発明の他の実施例の要部を示すブ
ロツク図である。 FIG. 5 is a block diagram showing the main parts of another embodiment of the present invention.
論理積〓×Ｍ＝〓＋〓
および
論理積θ〓×＝θ〓＋Ｍ
の関係を適用して、論理積回路１０，１１に代え
てノア（NOR）回路素子で構成してもよい。 The AND circuits 10 and 11 may be replaced with NOR circuit elements by applying the following relationships: logical product 〓×M=〓+〓 and logical product θ〓×=θ〓+M.
さらに、本発明の別の実施例として、第３図に
おいてＬレベルに着目した論理つまり裏論理を考
慮して、Ｌレベルの論理積回路等で構成してもよ
い。 Further, as another embodiment of the present invention, it may be configured with an L-level AND circuit or the like, taking into account the logic focusing on the L-level in FIG. 3, that is, the hidden logic.
かくして本発明によれば、次に挙げる効果が認
められる。 Thus, according to the present invention, the following effects can be observed.
○イ 本発明の速度検出回路は温度ドリフトの少な
い回路となる。特に低速になる程ドリフトが少
ない。B. The speed detection circuit of the present invention is a circuit with less temperature drift. In particular, the lower the speed, the less drift.
○ロ 本発明の速度検出回路は、速度検出リツプル
が小さい。特に低速になる程リツプルが小さく
なる。従つて低速になる程トルクリツプルによ
る速度変動が大きくなる電動機の速度帰還制御
回路に適する。○B The speed detection circuit of the present invention has a small speed detection ripple. In particular, the lower the speed, the smaller the ripple. Therefore, it is suitable for a speed feedback control circuit for an electric motor in which speed fluctuations due to torque ripple become larger as the speed becomes lower.
○ハ またリツプルが小さいので出力段に設けるロ
ーパスフイルタが簡単になる。○C Also, since the ripple is small, it is easier to install a low-pass filter in the output stage.
○ニ これまでの○イ〜○ハの点により、誘導電動機の
ベクトル制御を採用した位置制御において、速
度制御系のゲインが高くとれ、また温度ドリフ
トの少ない速度制御系が得られるので、高精度
の位置制御が可能となる。○D According to the points ○A to ○C above, in position control that employs vector control of an induction motor, the gain of the speed control system can be high, and a speed control system with little temperature drift can be obtained, resulting in high accuracy. position control becomes possible.
第１図ａは従来方式の速度検出回路のブロツク
図、第１図ｂは従来方式のローパスフイルタの入
力電圧波形形図、第２図は本発明の一実施例の構
成を示すブロツク図、第３図ａ，ｂはその作用を
表わすタイムチヤート、第４図はその停止時にお
ける拡大タイムチヤート、第５図は本発明の他の
実施例の要部の構成を示すブロツク図である。
１……水晶発振器、２……デジタル方式単安定
回路、３，４……FET、５……ローパスフイル
タ、６，９……分周器、７……２相正弦波発生回
路、８……レゾルバ、１０，１１……論理積回
路、１２……演算増幅器、R1〜R10……抵抗、C1
〜C6……コンデンサ。
FIG. 1a is a block diagram of a conventional speed detection circuit, FIG. 1b is an input voltage waveform diagram of a conventional low-pass filter, and FIG. 2 is a block diagram showing the configuration of an embodiment of the present invention. 3a and 3b are time charts showing its operation, FIG. 4 is an enlarged time chart at the time of stop, and FIG. 5 is a block diagram showing the configuration of the main part of another embodiment of the present invention. 1... Crystal oscillator, 2... Digital monostable circuit, 3, 4... FET, 5... Low pass filter, 6, 9... Frequency divider, 7... Two-phase sine wave generation circuit, 8... Resolver, 10, 11...AND circuit, 12...Operation amplifier, R1 to R10 ...Resistance, C1
~ C6 ...Capacitor.
Claims (1)
信号θ〓とその反転信号〓、信号θ〓より一定時間幅
のパルス信号Ｍおよびその反転信号をつくり、
かつ反転信号〓とパルス信号Ｍの論理積〓×Ｍと
信号θ〓と反転信号の論理積θ〓×をつくり、こ
れら論理積からなる二つの信号を低減濾波器を通
じて差動増幅器の入力として速度に比例したアナ
ログ電圧を得るようにしたことを特徴とするレゾ
ルバを使用した高精度速度検出回路。1 Create a pulse signal M with a constant time width and its inverted signal from the signal θ obtained by dividing the frequency of the resolver detection voltage waveform, its inverted signal, and the signal θ,
Then, create the logical product 〓×M of the inverted signal 〓 and the pulse signal M, and the logical product θ〓× of the signal θ A high-precision speed detection circuit using a resolver, which is characterized by obtaining an analog voltage proportional to .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331183A JPS59148871A (en) | 1983-02-15 | 1983-02-15 | High-precision speed detecting circuit using resolver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331183A JPS59148871A (en) | 1983-02-15 | 1983-02-15 | High-precision speed detecting circuit using resolver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148871A JPS59148871A (en) | 1984-08-25 |
| JPS62460B2 true JPS62460B2 (en) | 1987-01-08 |
Family
ID=12107038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331183A Granted JPS59148871A (en) | 1983-02-15 | 1983-02-15 | High-precision speed detecting circuit using resolver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148871A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122163U (en) * | 1987-02-04 | 1988-08-09 | ||
| JPS63125658U (en) * | 1987-02-10 | 1988-08-16 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267459A (en) * | 1985-09-20 | 1987-03-27 | Yaskawa Electric Mfg Co Ltd | Speed detection circuit using multipolar resolver |
-
1983
- 1983-02-15 JP JP2331183A patent/JPS59148871A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122163U (en) * | 1987-02-04 | 1988-08-09 | ||
| JPS63125658U (en) * | 1987-02-10 | 1988-08-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59148871A (en) | 1984-08-25 |
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