JPS6245568B2 - - Google Patents
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- JPS6245568B2 JPS6245568B2 JP53123176A JP12317678A JPS6245568B2 JP S6245568 B2 JPS6245568 B2 JP S6245568B2 JP 53123176 A JP53123176 A JP 53123176A JP 12317678 A JP12317678 A JP 12317678A JP S6245568 B2 JPS6245568 B2 JP S6245568B2
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Landscapes
- Selective Calling Equipment (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
この発明は遠方監視制御装置等に使用されるデ
ータ伝送方式に関する。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application This invention relates to a data transmission system used in remote monitoring and control equipment, etc.
上記データ伝送方式には種々な方式が用いられ
ているが、この方式の１種にサイクリツクデジタ
ル情報伝送装置がある。この装置における伝送方
式の基準として計測データの伝送時計測数値以外
にフラグビツトF1，F2の２ビツトが割り当てら
れている。第１図はサイクリツクデジタル情報伝
送装置における計測データ伝送フオーマツトで、
このフオーマツトにおいて、数字１〜６はワード
アドレス用、数字７、８はフラグビツトF1，
F2、数字９はサインビツト、数字10〜21はデー
タビツト、数字22はパリテイビツト、数字23〜43
は反転連送ビツト、数字44はパリテイビツトであ
る。このような計測データ伝送フオーマツトにお
いては２ビツトのフラグビツトF1，F2だけでは
充分に計測データの異常内容、例えば精度不良、
オーバースケール、データ変化中等を表現できな
かつた。 Various methods are used for the above-mentioned data transmission method, and one type of this method is a cyclic digital information transmission device. As a standard for the transmission method in this device, two flag bits F 1 and F 2 are assigned in addition to the measured value when transmitting measurement data. Figure 1 shows the measurement data transmission format in a cyclic digital information transmission device.
In this format, numbers 1 to 6 are for word addresses, numbers 7 and 8 are flag bits F 1 ,
F 2 , number 9 is sign bit, number 10-21 is data bit, number 22 is parity bit, number 23-43
is an inverted continuous bit, and number 44 is a parity bit. In such a measurement data transmission format, the 2-bit flag bits F 1 and F 2 are sufficient to detect abnormalities in the measurement data, such as poor accuracy,
It was not possible to express overscale, data changes, etc.
この発明は上記の事情に鑑みてなされたもの
で、データ異常発生時の異常の内容が容易に判別
できるようにするとともに誤警報を発しないよう
にしたデータ伝送方式を提供することを目的とす
る。 This invention has been made in view of the above circumstances, and aims to provide a data transmission method that allows the content of the abnormality to be easily determined when a data abnormality occurs and also prevents false alarms from being issued. .
以下図面を参照してこの発明の一実施例を説明
するに当たり、この発明が適用される遠方監視制
御装置の概略構成について述べる。第２図は遠方
監視制御装置の概略構成図で、１は被制御所で、
この被制御所１からは上り情報ライン４を介して
制御所３に計測、機器状態表示用信号が送出され
る。また、制御所３からは下り情報ライン２を介
して被制御所に機器制御用信号が送出される。な
お、前記上下情報ライン２，４の信号、すなわち
ワード構成は第３図Ａ，Ｂに示すようになつてい
る。第３図Ａは下り系のワード構成、第３図Ｂは
上り系のワード構成である。 DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In describing an embodiment of the present invention with reference to the drawings, a schematic configuration of a remote monitoring and control device to which the present invention is applied will be described below. Figure 2 is a schematic configuration diagram of the remote monitoring and control device, where 1 is the controlled station;
Measurement and equipment status display signals are sent from the controlled station 1 to the control station 3 via the uplink information line 4. Furthermore, equipment control signals are sent from the control center 3 to the controlled facility via the downstream information line 2. The signals of the upper and lower information lines 2 and 4, that is, the word structure, are as shown in FIGS. 3A and 3B. FIG. 3A shows the word structure of the downstream system, and FIG. 3B shows the word structure of the upstream system.
第４図はこの発明の一実施例を示すブロツク図
で、この第４図は前記フラグビツトF1，F2を有
効に使用するために構成されたものである。ま
ず、フラグビツトF1は第２図の下り系２の制御
情報受付表示に用いるように設定される。また、
フラグビツトF2は第１図のフオーマツトの数字
「10」〜「21」が「オール１」のときは精度不良
信号であるとして警報を発するために使用し、ま
た前記フオーマツト数字「10」〜「21」が
「999」であるときはオーバースケール信号として
扱い、警報の要、不要はシステムにより適用す
る。さらにフラグビツトF2は前記フオーマツト
の数字「10」〜「21」が上記以外、すなわち「オ
ール１」か「999」以外のときデータ変化中信号
であると判断して警報は送出しないように扱う。
なお、フラグビツトF2はいずれも目的達成後は
すてる。 FIG. 4 is a block diagram showing one embodiment of the present invention, and this FIG. 4 is constructed to effectively use the flag bits F 1 and F 2 . First, the flag bit F1 is set to be used for displaying control information reception for the downlink system 2 in FIG. Also,
Flag bit F2 is used to issue an alarm when the format numbers "10" to "21" in Figure 1 are "all 1", as it is a signal with poor accuracy. " is "999", it is treated as an overscale signal, and whether an alarm is required or not is determined by the system. Furthermore, when the numbers "10" to "21" in the format are other than the above, that is, other than "all 1" or "999", flag bit F2 is determined to be a data change signal and no alarm is sent.
In addition, all frag bits F2 are discarded after the purpose is achieved.
第４図において、２１はアナログデータが入力
されるアナログマルチプレクサで、このアナログ
マルチプレクサ２１の出力信号はアナログ−デジ
タル変換器（以下Ａ／Ｄと称す）２２を介してオ
ーバースケール信号供給線２３ａ、データ信号供
給線２３ｂおよび精度不良検出器２３ｃに供給さ
れる。２４はオア回路で、このオア回路２４の第
１入力にはオーバースケール信号が入力され（オ
ーバースケール検出時データ信号２３ｂは
「999」となつている）、第２入力には精度不良検
出器２３ｃの出力信号が入力される。２５はゲー
ト回路で、このゲート回路２５にはデータ信号が
入力され、精度不良検出器２３ｃの出力信号の有
無によりゲートの開閉が行われる。すなわち精度
不良検出時にはゲート回路２５の出力信号は「オ
ール１」とし、精度不良未検出時はゲート回路２
５の入力信号をそのまま出力する。精度不良信号
（オール１）が出力されると前記オア回路２４の
出力信号はフラグビツトF2となる。また、オア
回路２４は「オーバースケール信号が入力された
ときにも出力信号をフラグビツトF2とする。２
６はデジタルマルチプレクサで、このデジタルマ
ルチプレクサ２６には前記オア回路２４のフラグ
ビツトF2、ゲート回路２５の出力信号（この出
力信号は精度不良信号検出時は送出されない）お
よびデジタルデータ入力信号が供給される。この
デジタルデータ入力信号は必要に応じて入力され
るが、そのデータも第１図に示すフオーマツトと
同じであり、そのフオーマツトの数字「８」はデ
ジタルデータが変化中であることを示したときフ
ラグビツトF2として割り当てられ、前記マルチ
プレクサ２６で各信号が処理されて並列−直列符
号変換器２７に各信号が入力される。この並列−
直列符号変換器２７には前記下り制御情報受信部
からフラグビツトF1信号が入力される。前記並
列−直列符号変換器２７の出力信号は第１、第２
結合回路２８，２９を介して直列−並列符号変換
器３０に入力され、前記信号は並列出力信号に変
換される。この並列出力信号の第１はフラグビツ
トF1、第２はフラグビツトF2、第３は数値デー
タ信号で、フラグビツトF1は制御条件作成部へ
送られ、フラグビツトF2と数値データ信号はデ
ータ更新部３１に入力される。前記数値データ信
号は「オール１」による精度不良検出回路３２お
よび「999」検出によるオーバースケール検出回
路３３に入力される。両検出回路３２，３３の出
力信号は第１、第２アンド回路３４，３５の第１
入力端に入力され、第１、第２アンド回路３４、
３５の第２入力端に入力されるフラグビツトF2
とのアンド条件が満たされたとき、第１アンド回
路３４の出力には精度不良検出信号が得られ、第
２アンド回路３５の出力にはオーバースケール検
出信号が得られる。３６はノア回路で、このノア
回路３６の第１、第２入力端には「オール１」検
出回路３２の出力信号とオーバースケール検出回
路３３の出力信号が入力され、両出力信号が
「０」のとき、第３アンド回路３７の第１入力端
に出力信号が入力される。第３アンド回路３７の
第２入力端にはフラグビツトF2が入力され、ア
ンド条件が満たされると第３アンド回路３７の出
力にはデータが変化中である検出信号を得る。上
記各アンド回路の出力を表示することにより３状
態の態様が判別できる。 In FIG. 4, 21 is an analog multiplexer into which analog data is input, and the output signal of this analog multiplexer 21 is passed through an analog-to-digital converter (hereinafter referred to as A/D) 22 to an overscale signal supply line 23a, and an overscale signal supply line 23a. The signal is supplied to the signal supply line 23b and the precision failure detector 23c. 24 is an OR circuit, the overscale signal is input to the first input of this OR circuit 24 (the data signal 23b is "999" when overscale is detected), and the second input is the inaccuracy detector 23c. The output signal of is input. Reference numeral 25 denotes a gate circuit. A data signal is input to this gate circuit 25, and the gate is opened or closed depending on the presence or absence of an output signal from the precision failure detector 23c. In other words, when an accuracy defect is detected, the output signal of the gate circuit 25 is "all 1", and when an accuracy defect is not detected, the output signal of the gate circuit 25 is "1".
Outputs the input signal of 5 as is. When the accuracy failure signal (all 1s) is output, the output signal of the OR circuit 24 becomes the flag bit F2 . Additionally, the OR circuit 24 also sets the output signal to flag bit F2 when an overscale signal is input.
6 is a digital multiplexer, and this digital multiplexer 26 is supplied with the flag bit F 2 of the OR circuit 24, the output signal of the gate circuit 25 (this output signal is not sent out when an inaccurate signal is detected), and a digital data input signal. . This digital data input signal is input as needed, but the data is also in the same format as shown in Figure 1, and the number 8 in the format is a flag bit when the digital data is changing. F2 , each signal is processed by the multiplexer 26, and each signal is input to the parallel-serial code converter 27. This parallel-
The flag bit F1 signal is input to the serial code converter 27 from the downlink control information receiving section. The output signal of the parallel-serial code converter 27 is
The signals are input to a serial-parallel code converter 30 via coupling circuits 28 and 29, and the signals are converted into parallel output signals. The first of these parallel output signals is a flag bit F 1 , the second is a flag bit F 2 , and the third is a numerical data signal. The flag bit F 1 is sent to the control condition creation section, and the flag bit F 2 and the numerical data signal are sent to the data update section. 31. The numerical data signal is input to an accuracy failure detection circuit 32 based on "all 1" and an overscale detection circuit 33 based on "999" detection. The output signals of both detection circuits 32 and 33 are outputted from the first and second AND circuits 34 and 35.
input to the input terminal, first and second AND circuits 34,
Flag bit F 2 input to the second input terminal of 35
When the AND condition is satisfied, an accuracy failure detection signal is obtained at the output of the first AND circuit 34, and an overscale detection signal is obtained at the output of the second AND circuit 35. 36 is a NOR circuit, and the output signal of the "all 1" detection circuit 32 and the output signal of the overscale detection circuit 33 are input to the first and second input terminals of this NOR circuit 36, and both output signals are "0". At this time, the output signal is input to the first input terminal of the third AND circuit 37. The flag bit F2 is inputted to the second input terminal of the third AND circuit 37, and when the AND condition is satisfied, a detection signal indicating that data is changing is obtained at the output of the third AND circuit 37. By displaying the outputs of the AND circuits described above, the three states can be distinguished.
上記実施例ではフラグビツト信号F2を伝送路
にデジタルデータ信号とともに伝送させ、フラグ
ビツト信号F2で３つの情報を判別できるように
したので、データ異常発生時の異常の内容が判別
可能になつた。また、従来ではデータ変化中に異
常データ（精度不良）になつたときでも警報が送
出されないが、この実施例では確実に異常データ
（精度不良）の場合に警報を発生させることがで
きる。さらに、この実施例では次のような効果も
ある。すなわちオーバースケール表示は対象によ
り警報を発生させたり、あるいはさせなかつたり
したいことがある。例えば、モーターの電流測定
用では起動時の突入電流ではオーバースケールと
なるが警報不要である。しかし線路電圧等は定常
運転状態ではオーバースケールにはならないの
で、オーバースケール信号を検出したときには故
障であると判断して警報を送出する必要があると
きにオーバースケール表示の使用が可能となる。 In the above embodiment, the flag bit signal F2 is transmitted together with the digital data signal through the transmission line, and three pieces of information can be determined from the flag bit signal F2 , so that when a data abnormality occurs, the content of the abnormality can be determined. Furthermore, conventionally, an alarm is not sent out even when abnormal data (inaccuracy) occurs during data change, but in this embodiment, an alarm can be reliably issued in the event of abnormal data (inaccuracy). Furthermore, this embodiment also has the following effects. That is, depending on the object of the overscale display, it may be desired to generate an alarm or not to generate an alarm. For example, when measuring a motor's current, the inrush current at startup causes an overscale, but no alarm is required. However, line voltage and the like do not become overscale under normal operating conditions, so when an overscale signal is detected, it is determined that there is a failure and an overscale display can be used when it is necessary to send out a warning.
以上述べたように、この発明によれば、子局側
で計測した数値データの異常を適格に、且つ素早
く親局側へ報知させるために、フラグビツトと数
値データとを組み合わせて送信するので、親局側
ではフラグビツトと数値データとにより異常内容
の解析が可能となるとともに、異常原因が容易に
理解できるようになり、異常対策を短時間に行う
ことができる効果を奏する。 As described above, according to the present invention, in order to properly and quickly notify the master station of an abnormality in the numerical data measured on the slave station side, flag bits and numerical data are transmitted in combination. On the station side, the contents of the abnormality can be analyzed using the flag bits and numerical data, and the cause of the abnormality can be easily understood, and countermeasures against the abnormality can be taken in a short time.
第１図はサイクリツクデジタル情報伝送装置に
おける計測データ伝送フオーマツト図、第２図は
遠方監視制御装置の概略構成図、第３図Ａ，Ｂは
下り系および上り系のワード構成図、第４図はこ
の発明の一実施例を示すブロツク図である。
２１……アナログマルチプレクサ、２２……ア
ナログ−デジタル変換器、２３ａ……オーバース
ケール信号供給線、２３ｂ……データ信号供給
線、２３ｃ……精度不良検出器、２４……オア回
路、２５……ゲート回路、２６……デジタルマル
チプレクサ、２７……並列−直列符号変換器、２
８，２９……結合回路、３０……直列−並列符号
変換器、３１……データ更新部、３２……「オー
ル１」検出回路、３３……オーバースケール検出
回路、３４，３５，３７……第１〜第３アンド回
路、３６……ノア回路、F1，F2……フラグビツ
ト。
Fig. 1 is a measurement data transmission format diagram in a cyclic digital information transmission device, Fig. 2 is a schematic configuration diagram of a remote monitoring and control device, Fig. 3 A and B are word configuration diagrams for downlink and uplink systems, and Fig. 4 FIG. 1 is a block diagram showing one embodiment of the present invention. 21...Analog multiplexer, 22...Analog-digital converter, 23a...Overscale signal supply line, 23b...Data signal supply line, 23c...Accuracy defect detector, 24...OR circuit, 25...Gate Circuit, 26...Digital multiplexer, 27...Parallel-serial code converter, 2
8, 29... Combined circuit, 30... Series-parallel code converter, 31... Data update section, 32... "All 1" detection circuit, 33... Overscale detection circuit, 34, 35, 37... 1st to 3rd AND circuits, 36...NOR circuit, F1 , F2 ...Flag bits.
Claims (1)
するものにおいて、 前記被制御所における数値データのうちアナロ
グデータをデジタル信号に変換するアナログ−デ
ジタル変換器と、このアナログ−デジタル変換器
に接続され、この変換器からのデータ信号の精度
不良を検出する精度不良検出器と、前記アナログ
−デジタル変換器からのデータ信号が供給され、
前記精度不良検出器からの検出出力の有無により
ゲートが開閉され、精度不良検出時には精度不良
による「オール１」の出力信号を送出し、精度不
良未検出時には前記データ信号をそのまま出力す
るゲート回路と、前記アナログ−デジタル変換器
からオーバースケール信号が供給されるととも
に、前記精度不良検出器から精度不良検出信号が
供給されるオア回路と、このオア回路にオーバー
スケール信号か精度不良検出信号かが入力される
とき、出力されるフラグビツト信号F2、前記ゲ
ート回路からの精度不良による「オール１」の出
力信号かデータ信号がそれぞれ入力されるデジタ
ルマチルプレクサと、このマルチプレクサに入力
された各信号を処理し、処理された各信号を直列
符号信号に変換して出力する並列−直列符号変換
器と、この符号変換器の直列符号信号が供給さ
れ、直列符号信号を並列符号信号に変換する直列
−並列符号変換器と、この符号変換器から送出さ
れた並列符号信号のうち数値データ信号が入力さ
れ、その数値データ信号から精度不良信号を検出
する精度不良検出回路及びオーバースケール信号
を検出するオーバースケール検出回路と、前記精
度不良検出回路の出力信号と前記並列符号変換器
から送出されたフラグビツト信号F2が入力さ
れ、フラグビツト信号F2と前記精度不良検出回
路の出力信号とのアンド条件が満たされたとき、
精度不良検出信号を送出する第１アンド回路と、
前記オーバースケール検出回路の出力信号と前記
並列符号変換器から送出されたフラグビツト信号
F2が入力され、フラグビツト信号F2と前記オー
バースケール検出回路の出力信号とのアンド条件
が満たされたとき、オーバースケール信号を送出
する第２アンド回路とを備えたことを特徴とする
データ伝送方式。[Scope of Claims] 1. A system for transmitting numerical data from a controlled station to a control center, comprising: an analog-to-digital converter that converts analog data of the numerical data in the controlled station into a digital signal; - an inaccuracy detector connected to the digital converter to detect inaccuracies in the data signal from the converter and supplied with the data signal from the analog-to-digital converter;
A gate is opened and closed depending on the presence or absence of a detection output from the precision defect detector, and when a precision defect is detected, an "all 1" output signal is sent out due to the precision defect, and when the precision defect is not detected, the gate circuit outputs the data signal as is. , an OR circuit to which an overscale signal is supplied from the analog-to-digital converter and a precision defect detection signal from the precision defect detector; and either the overscale signal or the precision defect detection signal is input to this OR circuit. When the signal is output, the output flag bit signal F 2 is input to a digital multiplexer, which receives the "all 1" output signal or data signal due to poor accuracy from the gate circuit, and each signal input to this multiplexer. a parallel-to-serial code converter for converting each processed signal into a serial code signal and outputting the same; A parallel code converter, a precision defect detection circuit that receives a numerical data signal among the parallel code signals sent out from the code converter, detects a precision defect signal from the numerical data signal, and an overscale signal that detects an overscale signal. A detection circuit receives the output signal of the accuracy failure detection circuit and the flag bit signal F2 sent from the parallel code converter, and satisfies an AND condition between the flag bit signal F2 and the output signal of the accuracy failure detection circuit. When
a first AND circuit that sends out an accuracy defect detection signal;
The output signal of the overscale detection circuit and the flag bit signal sent from the parallel code converter
A data transmission characterized by comprising a second AND circuit that sends out an overscale signal when F2 is input and an AND condition between the flag bit signal F2 and the output signal of the overscale detection circuit is satisfied. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12317678A JPS5549736A (en) | 1978-10-05 | 1978-10-05 | Data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12317678A JPS5549736A (en) | 1978-10-05 | 1978-10-05 | Data transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5549736A JPS5549736A (en) | 1980-04-10 |
| JPS6245568B2 true JPS6245568B2 (en) | 1987-09-28 |
Family
ID=14854058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12317678A Granted JPS5549736A (en) | 1978-10-05 | 1978-10-05 | Data transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5549736A (en) |
-
1978
- 1978-10-05 JP JP12317678A patent/JPS5549736A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5549736A (en) | 1980-04-10 |
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