JPS6245360Y2 - - Google Patents
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- JPS6245360Y2 JPS6245360Y2 JP11009883U JP11009883U JPS6245360Y2 JP S6245360 Y2 JPS6245360 Y2 JP S6245360Y2 JP 11009883 U JP11009883 U JP 11009883U JP 11009883 U JP11009883 U JP 11009883U JP S6245360 Y2 JPS6245360 Y2 JP S6245360Y2
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Description
【考案の詳細な説明】
本考案はサンプルアンドホールド回路に関す
る。DETAILED DESCRIPTION OF THE PRESENT EMBODIMENT The present invention relates to a sample and hold circuit.
（従来技術）
従来のサンプルアンドホールド回路は、たとえ
ば第１図に示す如く、入力端子INに供給された
電圧を直列接続した電界効果トランジスタQ1，
Q2を介してホールドコンデンサＣに供給し、ホ
ールドコンデンサＣの電圧はボルテージホロワＡ
を介して出力するように構成するとともに、出力
電圧を抵抗R4を介して電界効果トランジスタQ1
のソースと電界効果トランジスタQ2のドレイン
との共通接続点に供給して、電界効果トランジス
タQ1，Q2のオフ時、すなわちホールドモード時
における電界効果トランジスタQ2のドレインと
ソースとの間の電圧を低減させて、電界効果トラ
ンジスタQ2のドレイン・ソース間の漏れ電流を
低減させ、ホールドコンデンサＣの電荷放電を抑
圧している。なお、第１図においてD1，D2はブ
ロツキング用のダイオードであり、陰極は共通接
続されてサンプリングパルスが供給されるサンプ
リングパルス入力端子INに接続してある。また
R1およびR2はゲート・ソース間のバイアス抵抗
である。(Prior Art) A conventional sample-and-hold circuit, as shown in FIG .
Q2 is supplied to hold capacitor C, and the voltage of hold capacitor C is supplied to voltage follower A.
and output voltage through a field effect transistor Q1 through a resistor R4 .
is supplied to the common connection point between the source of the field effect transistor Q 2 and the drain of the field effect transistor Q 2 to connect the drain and source of the field effect transistor Q 2 when the field effect transistors Q 1 and Q 2 are off, that is, in the hold mode. By reducing the voltage, leakage current between the drain and source of the field effect transistor Q2 is reduced, and charge discharge of the hold capacitor C is suppressed. In FIG. 1, D 1 and D 2 are blocking diodes whose cathodes are commonly connected and connected to a sampling pulse input terminal IN to which a sampling pulse is supplied. Also
R 1 and R 2 are gate-source bias resistances.
しかし、上記した如き従来のサンプルアンドホ
ールド回路において、ホールド期間が長くなると
ホールドコンデンサＣの電荷は除々に放電され、
ホールドコンデンサＣの電圧はグランドレベルに
近ずく、このため長期間のホールドは困難である
という欠点があつた。 However, in the conventional sample-and-hold circuit as described above, as the hold period becomes longer, the charge in the hold capacitor C is gradually discharged.
The voltage of the hold capacitor C is close to the ground level, which makes it difficult to hold it for a long period of time.
（考案の目的）
本考案は上記にかんがみなされたもので、上記
の欠点を解消して、従来よりも長期間にわたりサ
ンプリングされた電圧をホールドすることができ
るサンプルアンドホールド回路を提供することを
目的とする。(Purpose of the invention) The present invention was conceived in view of the above, and aims to provide a sample-and-hold circuit that can eliminate the above-mentioned drawbacks and hold sampled voltages for a longer period of time than conventional ones. shall be.
以下、本考案を実施例により説明する。 The present invention will be explained below with reference to examples.
（考案の構成）
第２図は本考案の一実施例を示す回路図であ
る。(Structure of the invention) FIG. 2 is a circuit diagram showing an embodiment of the invention.
本実施例においては、入力端子INに供給され
た入力電圧が供給される電界効果トランジスタ
Q1に直列に電界効果トランジスタQ2，Q3が接続
してあり、電界効果トランジスタQ1，Q2および
Q3は同時にオン・オフするように構成してあ
る。 In this embodiment, a field effect transistor is supplied with the input voltage supplied to the input terminal IN.
Field effect transistors Q 2 and Q 3 are connected in series to Q 1 , and field effect transistors Q 1 , Q 2 and
Q3 is configured to turn on and off at the same time.
電界効果トランジスタQ1およびQ2を介して、
一端が電圧＋Ｖの電源に接続されたコンデンサ
C1に入力電圧を供給し、電界効果トランジスタ
Q1およびQ3を介して、一端が電圧−Ｖの電源に
接続されたコンデンサC2に入力電圧を供給する
ように構成してある。ホールドコンデンサC1の
電圧はボルテージホロワA1を介して出力し、ホ
ールドコンデンサC2の電圧はボルテージホロワ
A2を介して出力する。ボルテージホロワA1およ
びA2の出力は同一抵抗値ｒの抵抗R4，R5および
R6からなる合成回路Ｂに供給して、ボルテージ
ホロワA1およびA2の出力を1/2に分圧し加算した
合成出力ｅpを得るように構成してある。合成回
路Ｂの出力ｅpは利得１のバツフア増幅器A3を介
して出力するとともに、電界効果トランジスタ
Q1のドレインと電界効果トランジスタQ2，Q3の
ソースとの共通接続点Ｐに帰還してある。 Through field effect transistors Q 1 and Q 2 ,
A capacitor with one end connected to a power supply with voltage +V
Supplying input voltage to C1 , field effect transistor
The input voltage is supplied via Q 1 and Q 3 to a capacitor C 2 whose one end is connected to a voltage -V power supply. The voltage on hold capacitor C 1 is output through voltage follower A 1 , and the voltage on hold capacitor C 2 is output through voltage follower
Output via A2 . The outputs of voltage followers A 1 and A 2 are connected to resistors R 4 , R 5 and
It is configured to supply the signal to a synthesis circuit B consisting of R 6 to obtain a synthesis output e p which is obtained by dividing the outputs of the voltage followers A 1 and A 2 into 1/2 and adding them. The output e p of the combining circuit B is outputted through a buffer amplifier A3 with a gain of 1, and is also outputted through a field effect transistor.
It is fed back to a common connection point P between the drain of Q 1 and the sources of field effect transistors Q 2 and Q 3 .
なお、D1，D2，D3はブロツキング用のダイオ
ードであり、R1，R2，R3は電界効果トランジス
タQ1，Q2，Q3のゲート・ソース間のバイアス抵
抗である。抵抗R1，R2，R3の抵抗値は等しくｒB
としたとき、ｒB≫ｒに設定してあり、ホールド
コンデンサC1，C2の容量は等しく設定してあ
る。 Note that D 1 , D 2 , and D 3 are blocking diodes, and R 1 , R 2 , and R 3 are bias resistances between the gates and sources of the field effect transistors Q 1 , Q 2 , and Q 3 . The resistance values of resistors R 1 , R 2 , and R 3 are equal r B
In this case, r B >>r is set, and the capacitances of hold capacitors C 1 and C 2 are set to be equal.
（考案の作用）
以上の如く構成した本考案の一実施例におい
て、サンプリングパルス入力端子INsに第２図に
示す如きサンプリングパルスを供給する。サンプ
リングパルスがV1のとき所謂サンプリングモー
ドであつて、電界効果トランジスタQ1，Q2およ
びQ3はオン状態に制御され、入力電圧ｅiがホー
ルドコンデンサC1，C2に導かれてホールドコン
デンサC1，C2は充電される。サンプリングパル
スが−V1になると電界効果トランジスタQ1，Q2
およびQ3はオフ状態に制御され、所謂ホールド
モードとなる。(Operation of the invention) In one embodiment of the invention constructed as described above, a sampling pulse as shown in FIG. 2 is supplied to the sampling pulse input terminal INs. When the sampling pulse is V 1 , it is in the so-called sampling mode, and the field effect transistors Q 1 , Q 2 and Q 3 are controlled to be on, and the input voltage e i is guided to the hold capacitors C 1 and C 2 . C 1 and C 2 are charged. When the sampling pulse becomes −V 1 , the field effect transistors Q 1 , Q 2
and Q3 are controlled to be in the off state, resulting in a so-called hold mode.
いま、合成回路ＢからＰ点への帰還が十分でな
い場合について説明する。ホールドモードにおい
てホールドコンデンサC1の他端ａ点の電位は第
３図ａに示す如く電圧ｅiから経時的に電圧＋Ｖ
に近ずき、ホールドコンデンサC2の他端ｂ点の
電位は第３図ｂに示す如く電圧ｅiから経時的に
電圧−Ｖに近ずく、いまホールドモードの期間に
おけるａ点の電位変化率を＋Δｖ、ｂ点の電圧変
化率を−Δｖとする。 Now, a case where the feedback from the combining circuit B to the point P is not sufficient will be explained. In the hold mode, the potential at the other end of the hold capacitor C 1 at point a changes over time from voltage e i to +V as shown in Figure 3a.
, the potential at the other end of the hold capacitor C 2 at point b approaches voltage -V over time from voltage e i as shown in Figure 3b, and the rate of change in potential at point a during the hold mode period is now Let +Δv be +Δv, and the voltage change rate at point b be −Δv.
ボルテージホロワA1，A2の利得はOdBであ
る。したがつて合成回路Ｂの出力電圧ｅpは、ホ
ールドモード開始直後においてｅp＝１／２（ｅi＋ｅi
）＝ｅi、ホールドモード開始時から時間Ｔ経過時
においてはｅp＝１／２〔（ｅi＋ΔＶ）＋（ｅi−ΔＶ
）〕＝
ｅiであつて、第３図Ｃに示す如く合成回路Ｂの
出力電圧は経時的に変化のない出力電圧ｅpが得
られ、バツフア増幅器A3を介して出力される。
ここでΔＶは前記時間Ｔ経過時におけるａ点およ
びｂ点における電圧の変化値である。 The gain of voltage followers A 1 and A 2 is OdB. Therefore, the output voltage e p of the combining circuit B is e p =1/2(e i +e i )=e i immediately after the start of the hold mode, and e p =1/2 when time T has elapsed from the start of the hold mode. 2 [(e i +ΔV)+(e i −ΔV
)]= e i , and as shown in FIG. 3C, the output voltage of the combining circuit B is an output voltage e p which does not change over time and is outputted via the buffer amplifier A 3 .
Here, ΔV is the change value of the voltage at point a and point b when the time T has elapsed.
しかし、帰還が十分でない場合に何らかの理由
で平衡がくずれたときは出力電圧ｅpの保持が困
難な場合が生ずる。 However, if feedback is insufficient and the balance is lost for some reason, it may be difficult to maintain the output voltage e p .
つぎに合成回路ＢからＰ点への帰還が十分の場
合には、電界効果トランジスタQ2のドレイン・
ソース間の電圧ＶDS2は
ＶDS2＝（ｅi＋ΔＶ）−ｅp（＝ｅi）＝ΔＶ
となり、電界効果トランジスタQ3のドレイン・
ソース間の電圧ＶDS3は
ＶDS3＝（ｅi−ΔＶ）−ｅp（＝ｅi）＝−ΔＶ
となる。 Next, if the feedback from composite circuit B to point P is sufficient, the drain of field effect transistor Q2
The voltage V DS2 between the sources is V DS2 = (e i + ΔV) − e p (=e i ) = ΔV, and the voltage between the drain and the field effect transistor Q 3 is
The voltage V DS3 between the sources is V DS3 =(e i −ΔV) −ep (=e i )=−ΔV.
したがつて電界効果トランジスタQ2には電位
差ΔＶにもとずく漏れ電流が電界効果トランジス
タQ2のドレインからソースを介して合成回路Ｂ
に流れ、ホールドコンデンサC1の電圧は降下
し、ａ点の電位は第３図ｄに示す如く電圧ｅiに
保持される。一方電界効果トランジスタQ3には
電位差ΔＶにもとずく漏れ電流が合成回路Ｂから
電界効果トランジスタQ3のソースを介してドレ
インに流れ、ホールドコンデンサC2の電圧は上
昇し、ｂ点の電位は第３図ｅに示す如く電圧ｅi
に保持される。 Therefore, in the field effect transistor Q2, a leakage current based on the potential difference ΔV flows from the drain of the field effect transistor Q2 through the source to the composite circuit B.
, the voltage of the hold capacitor C 1 drops, and the potential at point a is held at voltage e i as shown in FIG. 3d. On the other hand, in the field effect transistor Q3 , a leakage current based on the potential difference ΔV flows from the synthesis circuit B through the source of the field effect transistor Q3 to the drain, the voltage of the hold capacitor C2 increases, and the potential at point b becomes As shown in Figure 3e, the voltage e i
is maintained.
そこで電界効果トランジスタQ2，Q3の避ける
ことのできない漏れ電流を利用して、上記の如く
電界効果トランジスタQ2の漏れ電流によりホー
ルドコンデンサC1の電荷の放電をし、ホールド
コンデンサC2を電界効果トランジスタQ3の漏れ
電流により充電することにより補償され、かつ合
成回路Ｂにより分圧し加算のうえ出力するため、
ホールドモードが長期間にわたつても、サンプル
アンドホールド回路の出力電圧の変動は殆んど無
くなり、第３図ｆに示す如く電圧ｅiになる。 Therefore, by utilizing the unavoidable leakage current of field effect transistors Q 2 and Q 3 , the charge of hold capacitor C 1 is discharged by the leakage current of field effect transistor Q 2 as described above, and the hold capacitor C 2 is connected to the electric field. It is compensated by charging with the leakage current of the effect transistor Q3 , and the voltage is divided and added by the combining circuit B, and then output.
Even if the hold mode continues for a long period of time, the output voltage of the sample-and-hold circuit hardly fluctuates, and becomes the voltage e i as shown in FIG. 3f.
また、ホールドコンデンサC1のａ点における
電圧変化率とホールドコンデンサC2のｂ点にお
ける電圧変化率が僅かに相異して＋Δva，−Δvb
であつた場合においても、ｐ点の電位はｅp＋１／２×
（ΔVa−ΔVb）であり、Ｐ点とａ点との間の電位
差は１／２（ΔVa＋ΔVb）であつてａ点の電位が高
く、ｂ点とＰ点との間の電位差は１／２（ΔVa＋Δ
Vb）であつてｐ点の電位が高くなる。ここでΔ
Va，ΔVbはホールドモード開始直後から期間Ｔ
経過したときのａ点，ｂ点に電圧の変化値であ
る。したがつて、１／２（ΔVa＋ΔVb）の電位差によ
る電界効果トランジスタQ2の漏れ電流によりａ
点の電位は下降させられるが、１／２（ΔVa＋ΔVb）
の電位差による電界効果トランジスタQ3の漏れ
電流によりｂ点の電位は上昇させられ、前記した
場合と同様にサンプルアンドホールド回路の出力
電圧の変動は殆んど無くなる。 Also, the voltage change rate at point a of hold capacitor C1 and the voltage change rate at point b of hold capacitor C2 are slightly different, resulting in +Δva, -Δvb.
Even in the case where is high, the potential difference between point b and point P is 1/2 (ΔVa+ΔVb), and the potential at point p is high. Here Δ
Va, ΔVb is the period T from immediately after the start of hold mode
This is the change value of the voltage at point a and point b over time. Therefore, due to the leakage current of the field effect transistor Q2 due to the potential difference of 1/2 (ΔVa + ΔVb), a
Although the potential at point b is lowered, the potential at point b is increased due to the leakage current of field effect transistor Q3 due to the potential difference of 1/2 (ΔVa + ΔVb), and as in the previous case, the output voltage of the sample-and-hold circuit is increased. There will be almost no fluctuation.
なお、電界効果トランジスタQ1の漏れ電流の
供給源は、ｒ≪ｒBに設定してあるため合成回路
Ｂである。 Note that the source of the leakage current of the field effect transistor Q 1 is the composite circuit B since r<<r B is set.
（考案の効果）
以上説明した如く本考案によれば一端が電圧＋
Ｖの電源に接続された第１のホールドコンデンサ
と、他端が電圧−Ｖの電源に接続された第２のホ
ールドコンデンサと、一端に被サンプリング電圧
が供給されかつサンプリングパルスによつて同時
にオン・オフされて被サンプリング電圧を第１お
よび第２のホールドコンデンサの他端に各別に供
給する第１および第２のスイツチング素子と、第
１および第２のホールドコンデンサの他端の電圧
をそれぞれ1/2に分圧して合成する合成回路とを
設け、合成回路の出力電圧を第１および第２のス
イツチング素子の一端に帰還するように構成した
ため、スイツチング素子の漏れ電流によるホール
ドコンデンサ他端の電圧変化は相殺されることに
なり、ホールド期間が長期間にわたつてもサンプ
ルアンドホールド回路の出力電圧の変化は抑圧さ
れる。(Effect of the invention) As explained above, according to the invention, one end has a voltage of +
A first hold capacitor is connected to a power source of voltage V, and a second hold capacitor is connected at the other end to a power source of voltage −V, one end of which is supplied with the voltage to be sampled, and simultaneously turned on and off by a sampling pulse. The first and second switching elements are turned off and separately supply the sampled voltage to the other ends of the first and second hold capacitors, and the voltages at the other ends of the first and second hold capacitors are respectively 1/1/2. 2, and the output voltage of the combining circuit is fed back to one end of the first and second switching elements, so that the voltage change at the other end of the hold capacitor due to the leakage current of the switching element is prevented. are canceled out, and changes in the output voltage of the sample-and-hold circuit are suppressed even if the hold period is long.
第１図は従来のサンプルアンドホールド回路の
回路図。第２図は本考案の一実施例を示す回路
図。第３図は本考案の一実施例の作用の説明に供
する説明図。
Q1，Q2およびQ3……電界効果トランジスタ、
A1およびA2……ボルテージホロワ、C1およびC2
……ホールドコンデンサ、Ｂ……合成回路。
FIG. 1 is a circuit diagram of a conventional sample-and-hold circuit. FIG. 2 is a circuit diagram showing an embodiment of the present invention. FIG. 3 is an explanatory diagram for explaining the operation of one embodiment of the present invention. Q 1 , Q 2 and Q 3 ... field effect transistor,
A 1 and A 2 ... Voltage follower, C 1 and C 2
...Hold capacitor, B...Synthesis circuit.
Claims (1)
ルドコンデンサと、一端が電圧−Ｖの電源に接続
された第２のホールドコンデンサと、一端に被サ
ンプリング電圧が供給されかつサンプリングパル
スによつて同時にオン・オフされてオン状態のと
きに被サンプリング電圧を第１および第２のホー
ルドコンデンサの他端に各別に供給する第１およ
び第２のスイツチング素子と、第１および第２の
ホールドコンデンサの他端の電圧をそれぞれ1/2
に分圧しかつこの分圧電圧を合成する合成回路と
を備え、合成回路の出力電圧を第１および第２の
スイツチング素子の一端に帰還するようにしてな
ることを特徴とするサンプルアンドホールド回
路。 A first hold capacitor having one end connected to a power supply with a voltage of +V, a second hold capacitor having one end connected to a power supply with a voltage of -V, and a second hold capacitor having one end connected to a power supply with a voltage of -V; first and second switching elements that are turned on and off to separately supply the sampled voltage to the other ends of the first and second hold capacitors when in the on state; 1/2 the voltage at each end
1. A sample-and-hold circuit, comprising: a synthesis circuit that divides the voltage into two voltages and synthesizes the divided voltages, the output voltage of the synthesis circuit being fed back to one end of the first and second switching elements.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11009883U JPS6020100U (en) | 1983-07-18 | 1983-07-18 | sample and hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11009883U JPS6020100U (en) | 1983-07-18 | 1983-07-18 | sample and hold circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020100U JPS6020100U (en) | 1985-02-12 |
| JPS6245360Y2 true JPS6245360Y2 (en) | 1987-12-03 |
Family
ID=30256206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11009883U Granted JPS6020100U (en) | 1983-07-18 | 1983-07-18 | sample and hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020100U (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447822B1 (en) * | 2001-03-23 | 2004-09-22 | 주식회사 이산바이오텍 | Device and method of forming tool and modificating its surface |
| US7746119B2 (en) * | 2008-09-18 | 2010-06-29 | Power Integrations, Inc. | Leakage compensation for sample and hold devices |
-
1983
- 1983-07-18 JP JP11009883U patent/JPS6020100U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020100U (en) | 1985-02-12 |
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