JPS6243981A - 分配スイツチヤ - Google Patents
分配スイツチヤInfo
- Publication number
- JPS6243981A JPS6243981A JP18471785A JP18471785A JPS6243981A JP S6243981 A JPS6243981 A JP S6243981A JP 18471785 A JP18471785 A JP 18471785A JP 18471785 A JP18471785 A JP 18471785A JP S6243981 A JPS6243981 A JP S6243981A
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- JP
- Japan
- Prior art keywords
- latch circuit
- control
- circuit
- output
- data
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビジョン信号切替装置における分配スイッ
チャに関する。
チャに関する。
従来、この種のテレビジョン信号の切替器は、入力数１
５人力とか３０人力程度で出力数が１出力という装置が
使用されており、制御回路も１出力車位で考えられてい
たためその制御回路も複雑ではなかった。近年、分配ス
イッチャの規模が大きくなり、大規模スイッチャを構成
する場合、制御回路が出力数に対応した数のインターフ
ェース制御回路だけ必要となっている。
５人力とか３０人力程度で出力数が１出力という装置が
使用されており、制御回路も１出力車位で考えられてい
たためその制御回路も複雑ではなかった。近年、分配ス
イッチャの規模が大きくなり、大規模スイッチャを構成
する場合、制御回路が出力数に対応した数のインターフ
ェース制御回路だけ必要となっている。
このように大規模スイッチャを構成する場合、複数のイ
ンタフェース制御回路が必要であるため、回路が複雑化
、大形化し、制御回路の小形化およびコストダウンが困
難であった。
ンタフェース制御回路が必要であるため、回路が複雑化
、大形化し、制御回路の小形化およびコストダウンが困
難であった。
本発明の目的は、このような問題点を解決し、小形で安
価な分配スイ・ソチャを提供するとこにある。
価な分配スイ・ソチャを提供するとこにある。
本発明の分配スイッチャの構成は、バイナリコードに変
換された切替制御データおよび入出力番号を識別する第
１のブリセラｌ−コードを受けるプロセッサ部と、メモ
リ部と、制御データ入出力用インタフェースロジックと
を含む制御回路と；前記制御データ入出力インタフェー
スロジックを介して接続する制御バスと；この制御バス
から所定ピッｌ−を受けて入出力数を識別する第２のプ
リセットコードと照合しこれらが一致したとき照合出力
をとり度ず照合回路と、この照合出力があったとき前記
制御バスからの制御信号をラッチしかつデコードするラ
ッチ回路と、このラッチ回路の出力によってそれぞれオ
ン・オフ制御されてテレビジョン信号を切替える複数の
切替素子とをそれぞれ含む複数の切替器とを備えること
を特徴とする。
換された切替制御データおよび入出力番号を識別する第
１のブリセラｌ−コードを受けるプロセッサ部と、メモ
リ部と、制御データ入出力用インタフェースロジックと
を含む制御回路と；前記制御データ入出力インタフェー
スロジックを介して接続する制御バスと；この制御バス
から所定ピッｌ−を受けて入出力数を識別する第２のプ
リセットコードと照合しこれらが一致したとき照合出力
をとり度ず照合回路と、この照合出力があったとき前記
制御バスからの制御信号をラッチしかつデコードするラ
ッチ回路と、このラッチ回路の出力によってそれぞれオ
ン・オフ制御されてテレビジョン信号を切替える複数の
切替素子とをそれぞれ含む複数の切替器とを備えること
を特徴とする。
〔実施例〕
次に、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
図において、バイナリ−コード化制御信号１と入出力番
号を識別する第１のプリセ・・７トコード２とが、制御
回路１３のＣＰＵ３に入力され、このＣＰＵ３でＲＯＭ
４のプログラムに従ってこれら制御信号１と第１ブリセ
ツ）・コード２とを比較している。この比較した結果、
切替器８・・・８′を制御すべきデータであると判定さ
れると、ＣＰＵ３からＲＡＭ５の適当なアドレスヘメモ
リし、同時に制御入出力インタフェース用ロジック６は
制御データを出力する。このインタフェース用ロジック
６から制御データを制御バス７へ出力する。
号を識別する第１のプリセ・・７トコード２とが、制御
回路１３のＣＰＵ３に入力され、このＣＰＵ３でＲＯＭ
４のプログラムに従ってこれら制御信号１と第１ブリセ
ツ）・コード２とを比較している。この比較した結果、
切替器８・・・８′を制御すべきデータであると判定さ
れると、ＣＰＵ３からＲＡＭ５の適当なアドレスヘメモ
リし、同時に制御入出力インタフェース用ロジック６は
制御データを出力する。このインタフェース用ロジック
６から制御データを制御バス７へ出力する。
複数の切替器８・・・８′は、制御バス７を介して制御
データを受ける。なお、切替器８・・・８′は、同一回
路であるので、切替器８に−）いてだけ説明する。この
切替器８のラッチ回路９は、データ入力端子へ制御デー
タを受けると共に、同時に制御データの適当なビ・ソト
数を照合回路１０に受ける。
データを受ける。なお、切替器８・・・８′は、同一回
路であるので、切替器８に−）いてだけ説明する。この
切替器８のラッチ回路９は、データ入力端子へ制御デー
タを受けると共に、同時に制御データの適当なビ・ソト
数を照合回路１０に受ける。
この照合回路１０は、同時に入出力数を識別する第２の
プリセットコード１１を受け、同時に受けた制御データ
と第２プリセツトコード１１とを照合し、一致すればラ
ッチ回路９ヘラツチをするための出力信号を送出し、こ
のラッチ回路９への制御データをラッチさせる。このラ
ッチ回路９はラッチしたデータをデコードして複数の切
替素子１２への０Ｎ１０ＦＦ信号を出力する。なお、第
２プリセツトコード１１は、複数の切替器８の数と同数
のデータが当然必要である。
プリセットコード１１を受け、同時に受けた制御データ
と第２プリセツトコード１１とを照合し、一致すればラ
ッチ回路９ヘラツチをするための出力信号を送出し、こ
のラッチ回路９への制御データをラッチさせる。このラ
ッチ回路９はラッチしたデータをデコードして複数の切
替素子１２への０Ｎ１０ＦＦ信号を出力する。なお、第
２プリセツトコード１１は、複数の切替器８の数と同数
のデータが当然必要である。
ここでラッチ回路９のラッチデータを、ＣＰＵ３によっ
てフィードバックさせ、ＲＡＭ５のメモリデータと照合
し、ラッチ回路９のＯＮ１０ Ｆ Ｆデータが正常かど
うかを判定させることが出来るため、運用の信頼性を大
きく向上させることが出来る。
てフィードバックさせ、ＲＡＭ５のメモリデータと照合
し、ラッチ回路９のＯＮ１０ Ｆ Ｆデータが正常かど
うかを判定させることが出来るため、運用の信頼性を大
きく向上させることが出来る。
以上説明した様に、本発明は、スイッチャにＣＰＵを含
む制御回路を用いた切替装置を使用する＝５− ことにより、大規模マトリックスを簡単に構成すること
ができ、かつ低価格の装置を得ることができる。
む制御回路を用いた切替装置を使用する＝５− ことにより、大規模マトリックスを簡単に構成すること
ができ、かつ低価格の装置を得ることができる。
第１図は本発明の一実施例のブロック図である。
１・・・バイナリ−コード化制御信号、２・・・第１の
プリセットコード、３・・・ｃｐｕ、４・・・ＲＯＭ、
５・・・ＲＡＭ、６・・・制御入出力インタフェース、
７・・・制御バス、８．８′・・・切替器、９・・・ラ
ッチ回路、１０・・・照合回路、１１．１１’・・・第
２のプリセ・ン）〜コード、１２・・・複数の切替素子
、１３・・・制御回路。
プリセットコード、３・・・ｃｐｕ、４・・・ＲＯＭ、
５・・・ＲＡＭ、６・・・制御入出力インタフェース、
７・・・制御バス、８．８′・・・切替器、９・・・ラ
ッチ回路、１０・・・照合回路、１１．１１’・・・第
２のプリセ・ン）〜コード、１２・・・複数の切替素子
、１３・・・制御回路。
Claims (1)
- バイナリコードに変換された切替制御データおよび入出
力番号を識別する第１のプリセットコードを受けるプロ
セッサ部と、このプロセッサ部とバスを介して接続され
たモメリ部および制御入出力用インタフェースロジック
とを含む制御回路と；前記制御入出力インタフェース用
ロジックを介して接続される制御バスと；この制御バス
から所定ビットを受けて入出力数を識別する第２のプリ
セットコードと照合しこれらが一致したとき照合出力を
とり出す照合回路と、この照合出力があったとき前記制
御バスからの制御信号をラッチしかつデコードするラッ
チ回路と、このラッチ回路の出力によってそれぞれオン
・オフ制御されてテレビジョン信号を切替える複数の切
替素子とをそれぞれ含む複数の切替器とを備えることを
特徴とする分配スイッチャ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184717A JPH078027B2 (ja) | 1985-08-21 | 1985-08-21 | 分配スイツチヤ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184717A JPH078027B2 (ja) | 1985-08-21 | 1985-08-21 | 分配スイツチヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243981A true JPS6243981A (ja) | 1987-02-25 |
| JPH078027B2 JPH078027B2 (ja) | 1995-01-30 |
Family
ID=16158130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184717A Expired - Fee Related JPH078027B2 (ja) | 1985-08-21 | 1985-08-21 | 分配スイツチヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH078027B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573169A (en) * | 1978-11-27 | 1980-06-02 | Nec Corp | Video switching control system |
| JPS57118478A (en) * | 1981-01-14 | 1982-07-23 | Nec Corp | Video signal switch |
| JPS57193181A (en) * | 1981-05-22 | 1982-11-27 | Nec Corp | Video signal switch |
-
1985
- 1985-08-21 JP JP60184717A patent/JPH078027B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573169A (en) * | 1978-11-27 | 1980-06-02 | Nec Corp | Video switching control system |
| JPS57118478A (en) * | 1981-01-14 | 1982-07-23 | Nec Corp | Video signal switch |
| JPS57193181A (en) * | 1981-05-22 | 1982-11-27 | Nec Corp | Video signal switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH078027B2 (ja) | 1995-01-30 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |