JPS6239915A - Phase locked type closed loop logic circuit - Google Patents

Phase locked type closed loop logic circuit

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Publication number
JPS6239915A
JPS6239915A JP60179412A JP17941285A JPS6239915A JP S6239915 A JPS6239915 A JP S6239915A JP 60179412 A JP60179412 A JP 60179412A JP 17941285 A JP17941285 A JP 17941285A JP S6239915 A JPS6239915 A JP S6239915A
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JP
Japan
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circuit
phase
difference
output
period
Prior art date
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Application number
JP60179412A
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Japanese (ja)
Inventor
Kazuo Isaka
井坂 和雄
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Hitachi Ltd
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Hitachi Ltd
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Publication date
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

PURPOSE:To attain logic LSI and small size and low cost by digitizing an input signal so as to obtain a difference with an output digital phase thereby replacing a phase locked circuit by a logic circuit. CONSTITUTION:A counter circuit 8 counts a basic clock A to generate a basic period B. A counter circuit 9 uses the basic clock A to count the period of an input signal U and the result U(Ti) of the count is outputted in the timing of the basic period B. Then a subtraction circuit 10 calculates the difference E(Ti) between the digital phase U(Ti) and the output side digital phase Y(Ti) and sends the error phase difference E(Ti) to a register circuit 12 and an arithmetic circuit 18. Then the E(Ti) sent at each basic period B is stored in a way of shift in register circuits 12-14. On the other hand, the Y(Ti) outputted from the arithmetic circuit 18 is stored in register circuits 15-17 in the similar timing. A counter circuit 19 uses the basic clock A to shift the basic period B by the digital phase Y(Ti) to form a VCO output Y.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は位相同期型の閉ループロジック回路に関し、特
に磁気記録装置の位相同期回路をロジックLSI化して
小型で安価なものとするのに好適な位相同期型閉ループ
ロジック回路に関するものである。
[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a phase-locked closed-loop logic circuit, and particularly to a phase-locked closed-loop logic circuit suitable for converting a phase-locked circuit of a magnetic recording device into a logic LSI to make it compact and inexpensive. It relates to a synchronous closed loop logic circuit.

〔発明の背景〕[Background of the invention]

従来の位相同期回路は、第2図に示すように、入力信号
UとvCO出力Yとの位相差を検出する位相差検出回路
1と、その検出した位相差を電流変換する位相差電流変
換回路2と、その電流を低域濾波するフィルタ回路3と
、vCO出力Yを送出する電圧制御発振器(V CO)
 4とを閉ループ状に構成している。しかし、その中の
位相差電流変換回路2.フィルタ回路3.電圧制御発振
器(VCo)4が一般にアナログ回路により構成されて
いるために、調整箇所を必要としたり、精度および性能
を保証するためには部品点数を増やして実現するのでコ
スト高になっていた。
As shown in FIG. 2, a conventional phase synchronization circuit includes a phase difference detection circuit 1 that detects a phase difference between an input signal U and a vCO output Y, and a phase difference current conversion circuit that converts the detected phase difference into a current. 2, a filter circuit 3 that low-pass filters the current, and a voltage controlled oscillator (VCO) that delivers the vCO output Y.
4 are arranged in a closed loop. However, the phase difference current conversion circuit 2. Filter circuit 3. Since the voltage controlled oscillator (VCo) 4 is generally constructed from an analog circuit, it requires adjustment points and increases the number of parts to ensure accuracy and performance, resulting in high costs.

これらの問題を解消するため、位相同期回路をディジタ
ル回路で構成する方法がある。
In order to solve these problems, there is a method of configuring the phase locked circuit with a digital circuit.

位相同期回路のディジタル化には、特開昭53−639
60号公報に記載されているようにフィルタ回路3の機
能をランダム・アクセス型メモリを用いて実現する方法
があるが、ディジタル化の出力位相Yを格納する記憶回
路(レジスタ)を1つで構成しているために、複雑(高
次の伝達関数)なフィルタ回路3を実現するときには困
難な場合が生じていた。
Japanese Patent Application Laid-Open No. 53-639 was used to digitize phase-locked circuits.
As described in Publication No. 60, there is a method of realizing the function of the filter circuit 3 using a random access memory, but it is possible to implement the function of the filter circuit 3 using a single memory circuit (register) for storing the output phase Y of digitization. Therefore, it has been difficult to realize a complex (high-order transfer function) filter circuit 3.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、このような従来の問題を解決し、簡単
かつ安価な方法により、位相同期回路をロジック回路に
置き換えて、ロジックLSI化し、小型で安価な位相同
期回路を実現することのできる位相同期型閉ループロジ
ック回路を提供することにある。
An object of the present invention is to solve such conventional problems, and to replace the phase-locked circuit with a logic circuit using a simple and inexpensive method, to create a logic LSI, and to realize a small and inexpensive phase-locked circuit. An object of the present invention is to provide a phase-locked closed loop logic circuit.

〔発明の概要〕[Summary of the invention]

上記目的を達成するため、本発明の位相同期型閉ループ
ロジック回路は、入力したアナログ信号に対して同期さ
せた信号を生成する位相同期回路において、上記入力信
号Uを、ディジタル化する手段(カウンタ回路9)と、
該ディジタル化の量U(Ti)とディジタル化の出力位
相Y (T i )との差E (Ti)を算出する手段
(減算口i1!10)と、該算出した差E (Ti)お
よび出力位相Y(Ti)の内容を複数分記憶する手段(
レジスタ回路12〜17)と、該記憶手段の記憶内容を
基に上記ディジタル化の出力位相Y(Ti)を演算する
手段と、該演算したディジタル化の出力位相Y(Ti)
を上記同期する信号Yに変換する手段(カウンタ回路1
9)とを備えることに特徴がある。
In order to achieve the above object, the phase-locked closed-loop logic circuit of the present invention uses a means (counter circuit) for digitizing the input signal U in a phase-locked circuit that generates a signal synchronized with an input analog signal. 9) and
Means for calculating the difference E (Ti) between the digitization amount U (Ti) and the digitization output phase Y (T i ) (subtraction port i1!10), the calculated difference E (Ti) and the output Means for storing a plurality of contents of phase Y(Ti) (
register circuits 12 to 17), means for calculating the digitized output phase Y(Ti) based on the stored contents of the storage means, and the calculated digitized output phase Y(Ti).
to the synchronized signal Y (counter circuit 1
9).

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例を図面により説明する。 Embodiments of the present invention will be described below with reference to the drawings.

始めに本発明の原理について第3図、第4図により述べ
る。
First, the principle of the present invention will be described with reference to FIGS. 3 and 4.

前述した第2図を第3図に示したように表わすことがで
きる。すなわち、従来における位相同期回路を、入力信
号UとVC○出力Yとの位相差を取る機能部5と、その
位相差を周期Toごとにサンプリングして差E(Ti)
信号を得る機能部6(サンプリング回路)と、その電流
の低域濾波およびvCO出力Yを送出する機能部7とに
よる閉ループ構成の回路で表現できる。なお、機能部7
は抵抗R1s R2およびコンデンサー〇 1 p C
2で構成されるフィルタと電圧周波数変換回路からなる
。また、Toはサンプリング周期である。
The above-mentioned FIG. 2 can be represented as shown in FIG. That is, the conventional phase synchronization circuit includes a functional unit 5 that takes the phase difference between the input signal U and the VC○ output Y, and the phase difference is sampled every period To to obtain the difference E(Ti).
It can be expressed as a circuit with a closed loop configuration including a functional section 6 (sampling circuit) that obtains a signal, and a functional section 7 that low-pass filters the current and sends out a vCO output Y. In addition, the functional section 7
is resistance R1s R2 and capacitor〇 1 p C
It consists of a filter and a voltage frequency conversion circuit. Moreover, To is a sampling period.

その第3図を第2図の記号(U、E、Y)と伝達関数F
により式で表わすと、 Y(s)=F(s)・U(s)/(1+F(s))・・
・・(1)となり、これをサンプリング回路に置き換え
ると、Y(z)=F(z)・U(z)/(1+F(z)
)−−−−(2)となる。
Figure 3 is the symbol (U, E, Y) in Figure 2 and the transfer function F.
Expressed in the formula, Y(s)=F(s)・U(s)/(1+F(s))...
...(1), and if this is replaced with a sampling circuit, Y(z)=F(z)・U(z)/(1+F(z)
)---(2).

次に、第4図に示したようにE(Ti)がY(Ti)と
U(Ti)との位相差である。つまり、式(2)に、E
 (z ) = U (z ) −Y (z )を代入
すると、Y(z)=F(z)・E(z)    ”(3
)となる。
Next, as shown in FIG. 4, E(Ti) is the phase difference between Y(Ti) and U(Ti). In other words, in equation (2), E
Substituting (z) = U (z) - Y (z), we get Y(z) = F(z)・E(z) ”(3
).

F(z)は、通常、分母の次数が分子より大きいので、
Y (z )すなわちvCO出力Yを過去におけるE(
位相差)およびy (v c o出力)の内容から算出
することができる。なお、以下に述べる本実施例では、
サンプリング周期は同様のToで、入力信号Uのディジ
タル位相をU(Ti)、vC○出力Yのディジタル位相
をY(Tt)、それらU(Ti)、−4− とY(Ti)との差をE(Ti)で表わす。
Since the denominator of F(z) is usually larger than the numerator,
Y (z), that is, vCO output Y, in the past E(
phase difference) and y (v co output). In addition, in this example described below,
The sampling period is the same To, the digital phase of the input signal U is U(Ti), the digital phase of the vC○ output Y is Y(Tt), and the difference between these U(Ti), -4- and Y(Ti). is expressed as E(Ti).

次に、本発明による位相同期回路のディジタル化につい
て第1図、第4図により述べる。
Next, the digitization of the phase locked circuit according to the present invention will be described with reference to FIGS. 1 and 4.

第1図は本発明の一実施例を示す位相同期型閉ループロ
ジック回路のブロック図、第5図は第1図の動作タイム
チャートである。
FIG. 1 is a block diagram of a phase-locked closed loop logic circuit showing an embodiment of the present invention, and FIG. 5 is an operation time chart of FIG. 1.

第1図において、8は基本クロックAを基本周期Bに分
周するカウンタ回路、9は入力信号Uをディジタル化す
るカウンタ回路、10は入力信号Uのディジタル位相U
(Ti)と出力Yのディジタル位相Y(Ti)との差E
 (Ti)を算出する減算回路、11はフィルタ回路で
あり、E(Ti)およびY(Ti)を格納するレジスタ
回路12〜14および15〜17とY(Ti)を演算す
る演算回路18とからなる。19はY(Ti)をvCO
出力Yに変換するカウンタ回路である。
In FIG. 1, 8 is a counter circuit that divides the basic clock A into a basic period B, 9 is a counter circuit that digitizes the input signal U, and 10 is the digital phase U of the input signal U.
(Ti) and the difference E between the digital phase Y(Ti) of the output Y
(Ti), and 11 is a filter circuit, which is composed of register circuits 12 to 14 and 15 to 17 that store E (Ti) and Y (Ti), and an arithmetic circuit 18 that calculates Y (Ti). Become. 19 is Y(Ti) vCO
This is a counter circuit that converts to output Y.

本構成の回路では、カウンタ回路8が、基本クロックA
をカウントして第5図に示すような基本周期Bを生成す
る。なお、生成は基本周期Bと速度変動を生じていない
入力信号Uの周期とが等しくなるように行い、その周期
をサンプリング周期Toとし、各ブロックにおける演算
のタイミングとする。
In the circuit of this configuration, the counter circuit 8 uses the basic clock A
is counted to generate a fundamental period B as shown in FIG. Note that the generation is performed so that the basic period B is equal to the period of the input signal U that does not cause speed fluctuations, and this period is set as the sampling period To, and is used as the timing of calculation in each block.

カウンタ回路9が、入力信号Uの周期を基本クロックA
で計数し、その計数結果U(Ti)を第5図のように基
本周期Bのタイミングで出力する。
The counter circuit 9 converts the period of the input signal U to the basic clock A.
The counting result U(Ti) is outputted at the timing of the fundamental period B as shown in FIG.

すなわち、1周期ToにおけるUの数とAの数が同じな
らU(Ti)はゼロであり、差の数がU(Ti)となる
That is, if the number of U and the number of A in one period To are the same, U(Ti) is zero, and the number of differences is U(Ti).

次に、減算回路IOが上記の結果であるディジタル位相
U(Ti)と、出力側のディジタル位相Y(T1)との
差E(Ti)を算出し、その誤差位相差E (Ti)を
レジスタ回路12と演算回路18に送出する。したがっ
て、レジスタ回路12〜14には、基本周期B(サンプ
リング周期To)ごとに送出されたE(Ti)がシフト
的に格納される。すなわち、レジスタ回路14,1.3
.12は、それぞれ過去のE(T i +2L E(T
 i −lL E(Ti)を記憶して、その内容を演算
回路18に出力する。
Next, the subtraction circuit IO calculates the difference E (Ti) between the digital phase U (Ti) that is the above result and the digital phase Y (T1) on the output side, and stores the error phase difference E (Ti) in the register. The signal is sent to the circuit 12 and the arithmetic circuit 18. Therefore, in the register circuits 12 to 14, E(Ti) sent out every basic cycle B (sampling cycle To) is stored in a shifted manner. That is, register circuit 14, 1.3
.. 12 are the past E(T i +2L E(T
i-ILE(Ti) is stored and its contents are output to the arithmetic circuit 18.

一方、レジスタ回路15〜17は、演算回路18が出力
するY(Ti)を上記と同様のタイミングで格納する。
On the other hand, the register circuits 15 to 17 store Y(Ti) output from the arithmetic circuit 18 at the same timing as above.

すなわちレジスタ回路17,16゜15がそれぞれ過去
のY(T i −2)、 Y(T i −1)、 Y(
Ti)を記憶して、その内容を演算回路18に出力する
In other words, the register circuits 17, 16° 15 respectively record the past Y(T i -2), Y(T i -1), Y(
Ti) and outputs its contents to the arithmetic circuit 18.

カウンタ回路19は、カウンタ回路9と逆の動作を行っ
て、基本周期Bをディジタル位相Y(Ti)分だけ基本
クロックAでずらせてvCoCo出力型る。例えばY(
Ti)が数個のとき、Toに数個分のへの数を加算(ま
たは減算)したものがYとなる。
The counter circuit 19 performs the opposite operation to the counter circuit 9, shifts the basic period B by the digital phase Y (Ti), and outputs vCoCo. For example, Y(
When there are several Ti), Y is obtained by adding (or subtracting) the number of Ti to To.

第5図は、入力信号Uが基本周期Bに対して(To X
 12)の周期、±6の振幅の三角形で変化する場合を
示したものである。この場合について述べる。
FIG. 5 shows that the input signal U is (To
12) and a triangular pattern with an amplitude of ±6. This case will be described.

この時、入力信号Uのディジタル位相U(Ti)が、サ
ンプリング周期Toごとに図示するように変化するので
、そのU(Ti)と出力のディジタル位相Y(Ti)に
基づいて、その差E(Ti)=U(T 1)−Y(T 
i)が図示するように変化する。
At this time, the digital phase U(Ti) of the input signal U changes as shown in the figure for each sampling period To, so the difference E( Ti)=U(T1)-Y(T
i) changes as shown.

さらに、そのE(Ti)およびY(Ti)の過去3回分
を基に演算して図示するようなY(Ti)を生成するこ
とができる。
Furthermore, Y(Ti) as shown in the figure can be generated by calculating based on the past three times of E(Ti) and Y(Ti).

演算回路18が実行する演算内容について、出力のディ
ジタル位相Y(Ti)がフィルタ回路11の伝達関数に
より、 Y(Ti)=ΣaJE(Ti  J)+ΣbJyffi
  aL(4)と表わせるので、 演算回路18は、先ず、式(4)の右辺の第1項に関す
る算出をレジスタ回路12〜14からのE(Tl) e
 E(Tl −1) + E(Tl −2)によって行
い、次に、式(4)の右辺の第2項に関する算出をレジ
スタ回路15〜17からのY(Ti)、Y(Ti−i 
) * Y(Tl −2)によって行い、その2つの算
出結果を加算してY(Ti)を得る。
Regarding the calculation contents executed by the calculation circuit 18, the output digital phase Y (Ti) is determined by the transfer function of the filter circuit 11 as follows: Y (Ti) = ΣaJE (Ti J) + ΣbJyffi
Since it can be expressed as aL(4), the arithmetic circuit 18 first calculates the first term on the right side of equation (4) using E(Tl) e from the register circuits 12 to 14.
E(Tl -1) + E(Tl -2), and then the second term on the right side of equation (4) is calculated using Y(Ti) and Y(Ti-i) from the register circuits 15 to 17.
)*Y(Tl −2), and the two calculation results are added to obtain Y(Ti).

また、式(4)のaJ、)IJについては、第1図のフ
ィルタ回路3の伝達関数をZ変換した後1、−8− と表わすことができ、式(4)と式(6)からaJtb
Jに対応する を得ることができる。ただし、an”bn=o、n≧3
である。
Also, aJ and )IJ in equation (4) can be expressed as 1, -8- after Z-transforming the transfer function of filter circuit 3 in Fig. 1, and from equation (4) and equation (6), aJtb
can be obtained corresponding to J. However, an”bn=o, n≧3
It is.

このように、カウンタ回路、減算回路、レジスタ回路、
演算回路で位相同期回路を全て論理回路に置換えること
ができるので、ロジックLSI化が可能となり、従来の
アナログ回路による構成よりも安価でコンバク1へな回
路を実現することができる。また、フィルタ回路部をデ
ィジタル化したことにより、容易に種々に切換えること
ができる。
In this way, counter circuits, subtraction circuits, register circuits,
Since it is possible to replace all the phase synchronized circuits with logic circuits in the arithmetic circuit, it becomes possible to implement a logic LSI, and it is possible to realize a circuit similar to the conventional analog circuit at a lower cost than a configuration using a conventional analog circuit. Furthermore, by digitizing the filter circuit section, various changes can be easily made.

さらに、レジスタ回路12〜17を拡張し演算回路18
による論理を深くすることによって、所望の入出力関数
が実現できる。
Furthermore, the register circuits 12 to 17 are expanded and the arithmetic circuit 18
A desired input/output function can be realized by deepening the logic.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、入力信号Uをデ
ィジタル化して出力のディジタル位相Y(T1)との差
E(Tj、)を求め、そのE(Tj)およびY(Ti)
とその過去の分とを演算することによりY(Tj)を生
成させるので、位相同期回路のロジック回路化が可能と
なり、同時に、ロジックr。
As explained above, according to the present invention, the input signal U is digitized, the difference E(Tj,) from the output digital phase Y(T1) is obtained, and the difference E(Tj) and Y(Ti) are obtained.
Since Y(Tj) is generated by calculating Y(Tj) and its past part, it is possible to convert the phase locked circuit into a logic circuit, and at the same time, the logic r.

SI化して小型で安価な位相同期回路が実現できる。A small and inexpensive phase-locked circuit can be realized by SI.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示す位相同期型閉ループロ
ジック回路のブロック図、第2図は従来の位相同期回路
のブロック図、第3図、第4図は本発明の詳細な説明す
るための図、第5図は第1図の動作タイムチャートであ
る。 に位相差映出回路、2:位相差電流変換回路、3.11
:フィルタ回路、4:電圧制御発振器(VCO)、5〜
7:機能部、8,9,19:カウンタ回路、10:減算
回路、12〜17:レジスタ回路、18:演算回路。
FIG. 1 is a block diagram of a phase-locked closed loop logic circuit showing an embodiment of the present invention, FIG. 2 is a block diagram of a conventional phase-locked circuit, and FIGS. 3 and 4 are detailed explanations of the present invention. FIG. 5 is an operation time chart of FIG. 1. Phase difference projection circuit, 2: Phase difference current conversion circuit, 3.11
: Filter circuit, 4: Voltage controlled oscillator (VCO), 5~
7: functional section, 8, 9, 19: counter circuit, 10: subtraction circuit, 12 to 17: register circuit, 18: arithmetic circuit.

Claims (1)

【特許請求の範囲】[Claims] (1)入力信号に同期させた信号を生成する位相同期回
路において、上記入力信号をディジタル化する手段と、
該ディジタル化の量とディジタル化の出力位相との差を
算出する手段と、該算出した差および出力位相の内容を
複数分記憶する手段と、該記憶手段の記憶内容を基に上
記ディジタル化の出力位相を演算する手段と、該演算し
たディジタル化の出力位相を上記同期する信号に変換す
る手段とを備えることを特徴とする位相同期型閉ループ
ロジック回路。
(1) In a phase locked circuit that generates a signal synchronized with an input signal, means for digitizing the input signal;
means for calculating the difference between the digitization amount and the digitization output phase; means for storing a plurality of contents of the calculated difference and output phase; A phase synchronized closed loop logic circuit comprising means for calculating an output phase and means for converting the calculated digitized output phase into the synchronized signal.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009190116A (en) * 2008-02-14 2009-08-27 Union Tool Co Drilling tool

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JP2009190116A (en) * 2008-02-14 2009-08-27 Union Tool Co Drilling tool

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