JPS6237737A - Microprocessor circuit - Google Patents
Microprocessor circuitInfo
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- JPS6237737A JPS6237737A JP60177155A JP17715585A JPS6237737A JP S6237737 A JPS6237737 A JP S6237737A JP 60177155 A JP60177155 A JP 60177155A JP 17715585 A JP17715585 A JP 17715585A JP S6237737 A JPS6237737 A JP S6237737A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
多くのマイクロプロセッサは、構成要素であるランダム
アクセスメモリ(RAM )やレジスタの間で保持して
いるデータ全圧いに転送したり、演算したりする部分(
以下人LUと呼ぶ)と、プログラムの実行アドレスを決
定したり、実行しているコマンドに応じてALUの各素
子を制御する信号を生成したりする部分(以下CCUと
呼ぶ)とに分けることができる。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application Many microprocessors perform operations and transfer data between their component random access memory (RAM) and registers. part(
It can be divided into a part (hereinafter referred to as the human LU) and a part (hereinafter referred to as the CCU) that determines the execution address of the program and generates signals to control each element of the ALU according to the command being executed. can.
本発明はマイクロプロセッサ回路のALUの構成に関す
るものである。The present invention relates to the structure of an ALU of a microprocessor circuit.
従来の技術
近年システム全構成する場合に、マイクロプロセッサ全
構成要素にすることによって、ハードウェアの規模を小
さくしたり、ハードウェアの構成全シンプルにしたり、
システムの柔軟性を高めたりする試みがさかんになされ
ている。Conventional technology In recent years, when configuring an entire system, by using microprocessors as all components, it is possible to reduce the scale of the hardware, simplify the hardware configuration,
Many attempts have been made to increase the flexibility of the system.
以下図面全参照しながら、従来のマイクロプロセッサ回
路の1例について説明する。An example of a conventional microprocessor circuit will be described below with reference to all the drawings.
第2図は従来のマイクロプロセッサ回路の人LUの構成
図全示すもめであり、第3図はマイクロプロセッサのタ
イミングチャートfc示すものである。FIG. 2 is a complete block diagram of the LU of a conventional microprocessor circuit, and FIG. 3 is a timing chart fc of the microprocessor.
第2図において、1は1つの出力信号端子と1つの制御
入力信号端子と2つの入力信号端子を有し、演算の種類
が制御入力信号によって決定される演算器である。2は
1つの出力信号端子と1つのクロック入力信号端子と1
つの入力信号端子全有し、クロック入力信号の立上りエ
ツジにより入力信号が保持され出力信号端子上に出力さ
れるレジスタである。3は1つの出力信号端子と1つの
制御入力信号端子と2つの入力信号端子を有し、2つの
入力信号のうちどれを選択して出力されるかが制御入力
信号によって決定されるセレクタである。In FIG. 2, 1 is an arithmetic unit having one output signal terminal, one control input signal terminal, and two input signal terminals, and the type of operation is determined by the control input signal. 2 has one output signal terminal, one clock input signal terminal and 1
This register has two input signal terminals, and the input signal is held on the rising edge of the clock input signal and outputted to the output signal terminal. 3 is a selector that has one output signal terminal, one control input signal terminal, and two input signal terminals, and which of the two input signals is selected and output is determined by the control input signal. .
4は1つの出力信号端子と1つの制御入力信号端子と3
つの入力信号端子を有し、3つの入力信号のうちどれを
選択して出力するかが、制御入力信号によって決定され
るセレクタである。5,6は1つの出力信号端子と1つ
の制御入力信号端子と1つの入力信号端子を有し、入力
信号を出力信号端子上に出力するか、出力信号端子をハ
イインピーダンスにするかが制御入力信号によって決定
されるトライステートゲートである。7は1つのデータ
出力信号端子と1つの書き込み入力信号端子と1つのア
ドレス入力信号端子と1つのデータ入力信号端子を有し
、書き込み入力信号のハイレベルの期間にアドレス入力
信号が示すアドレスの場所にデータ入力信号のデータを
格納し、吉き込み入力信号がローレベルの期間にアドレ
ス入力信号が示すアドレスの場所のデータをデータ出力
信号端子上に出力するRAMである。第2図に示すよう
に、演算器1の第1の入力信号端子はレジスタ2の出力
信号端子に接続され、演算器1の第2の入力信号端子は
セレクタ3の出力信号端子に接、続され、レジスタ2の
入力信号端子はセレクタ4の出力信号端子に接続され、
セレクタ3の第1の入力信号端子はトライステートゲー
ト5の出力信号端子に接続され、セレクタ3の第2の入
力信号端子は実行中のプログラムコードの1部を出力し
ているCCUの素子の出力信号端子に接続され、セレク
タ4の第1の入力信号端子はレジスタ2の出力信号端子
に接続され、セレクタ4の第2の入力信号端子は演算器
1の出力信号端子に接続され、セレクタ4の第3の入力
信号端子はトライステートゲート6の出力信号端子に接
続され、トライステートゲート5の入力信号端子はレジ
スタ2の出力信号端子に接続され、RAM7のデータ入
力信号端子はトライステートゲート5の出力信号端子に
接続され、トライステートゲート6の入力信号端子はR
AM7のデータ出力信号端子に接続され、トライステー
トゲート6の出力信号端子はトライステートゲート6の
出力信号端子に接続され、RAM7のアドレス入力信号
端子は実行中のコマンドのコードの1部全出力している
CCUの素子の出力信号端子に接続され、上述した各素
子の制御入力信号端子は実行中のコマンドのコードのデ
コード値全出力しているCCUの素子の出力信号端子に
接続され、2のクロック入力信号端子は第3図(a)
M CKの信号が入力され、RAM7の書き込み入力信
号端子は第3図(c)WEと実行中のコマンドのコード
のデコード値との論理積(AND)全とった信号を発生
しているCCUの素子の出力信号端子に接続されている
。なお実行中のコマンドのコード及びコマンドのコード
のデコード値全出力しているCCUの素子の出力信号端
子上の信号のバリッド期間を第3図(b)に示す。4 has one output signal terminal, one control input signal terminal and 3
The selector has three input signal terminals, and which of the three input signals to select and output is determined by a control input signal. 5 and 6 have one output signal terminal, one control input signal terminal, and one input signal terminal, and the control input determines whether to output the input signal onto the output signal terminal or to set the output signal terminal to high impedance. It is a tri-state gate determined by a signal. 7 has one data output signal terminal, one write input signal terminal, one address input signal terminal, and one data input signal terminal, and the location of the address indicated by the address input signal during the high level period of the write input signal. This RAM stores the data of the data input signal at the input signal terminal, and outputs the data at the address indicated by the address input signal to the data output signal terminal during the period when the input signal is at a low level. As shown in FIG. 2, the first input signal terminal of the arithmetic unit 1 is connected to the output signal terminal of the register 2, and the second input signal terminal of the arithmetic unit 1 is connected to the output signal terminal of the selector 3. The input signal terminal of register 2 is connected to the output signal terminal of selector 4,
The first input signal terminal of the selector 3 is connected to the output signal terminal of the tristate gate 5, and the second input signal terminal of the selector 3 is connected to the output of the element of the CCU outputting the part of the program code being executed. The first input signal terminal of the selector 4 is connected to the output signal terminal of the register 2, the second input signal terminal of the selector 4 is connected to the output signal terminal of the arithmetic unit 1, and the first input signal terminal of the selector 4 is connected to the output signal terminal of the arithmetic unit 1. The third input signal terminal is connected to the output signal terminal of the tri-state gate 6, the input signal terminal of the tri-state gate 5 is connected to the output signal terminal of the register 2, and the data input signal terminal of the RAM 7 is connected to the output signal terminal of the tri-state gate 5. is connected to the output signal terminal, and the input signal terminal of the tristate gate 6 is R.
It is connected to the data output signal terminal of AM7, the output signal terminal of tristate gate 6 is connected to the output signal terminal of tristate gate 6, and the address input signal terminal of RAM7 outputs part and all of the code of the command being executed. The control input signal terminal of each of the above-mentioned elements is connected to the output signal terminal of the CCU element which is outputting all the decoded values of the code of the command being executed. The clock input signal terminal is shown in Figure 3 (a).
The MCK signal is input, and the write input signal terminal of the RAM 7 is connected to the CCU generating a signal obtained by ANDing WE and the decoded value of the code of the command being executed (FIG. 3(c)). Connected to the output signal terminal of the element. FIG. 3(b) shows the valid period of the signal on the output signal terminal of the CCU element which outputs the entire code of the command being executed and the decoded value of the command code.
以上のように構成されたマイクロプロセッサについて、
以下その構成によって実現できるコマンドについて説明
する。Regarding the microprocessor configured as above,
Commands that can be realized by this configuration will be explained below.
まずマイクロプロセッサ回路のALUが」二連のような
構成をとるときにALUに関係するマイクロプロセッサ
の主要なコマンドとして4種顛考えることができる。第
1のコマンドは、レジスタ2のデータとRAM7のデー
タと全演算して求まったデータをレジスタ2に格納する
コマンドであり、第2のコマンドは、レジスタ2のデー
タと実行中のコマンドのコードの一部とを演算して求ま
ったデータ全レジスタ2に格納するコマンドであり、第
3のコマンドは、レジスタ2のデータ全RAM7に格納
するコマンドであり、第4のコマンドは、RAM7のデ
ータをレジスタ2に格納するコマンドである。第1のコ
マンドは、セレクタ4が演算器1の出力信号全選択して
出力し、セレクタ3がトライステートゲート6の出力信
号を選択して出力し、トライステートゲート5が出力信
号全選択ハイインピーダンスにし、トライステートゲー
ト6が出力信号端子上に入力信号全出力し、RAM7の
書き込み入力信号がローレベルである状態のときに実現
される。その状態のときには、レジスタ2のデータは演
算器1の第1の入力信号端子に入力されており、RAM
7のデータはトライステートゲート6とセレクタ3とを
経由して演算器1の第2の入力信号端子に入力されてお
り、それら両データの演算した結果がセレクタ4を経由
してレジスタ2に格納される。第2のコマンドは、セレ
クタ4が演算器1の出力信号を選択して出力し、セレク
タ3が実行中のコマンドのコードの1部を選択して出力
し、RAM7の書き込み入力信号がハイレベルである状
態のときに実現される。その状態のときには、レジスタ
2のデータは演算器1の入力信号端子に入力されており
、コマンドのコードの1部はセレクタ3を経由して演算
器1の第2の入力信号端子に入力されており、それら両
データを演算した結果がセレクタ4を経由してレジスタ
2に格納される。第3のコマンドはセレクタ4がレジス
タ2の出力信号を選択して出力し、トライステートゲー
ト5が出力信号端子上に入力信号全出力し、トライステ
ートゲート6が出力信号端子全ハイインピーダンスにし
、RAM7の書き込み入力信号端子上の信号が第3図(
d)で示すweのタイミングでハイレベルになるときに
実現される。その状態のときには、レジスタ2のデータ
はトライステートゲート6を経由してRAM7のデータ
入力信号端子に入力されており、レジスタ2のデータが
RAM7の書き込み入力信号端子がハイレベルの期間に
RAM7に格納される。第4のコマンドは、セレクタ4
がトライステートゲート6の出力信号を選択して出力し
、トライステートゲート5が出力信号端子をハイインピ
ーダンスにし、トライステートゲート6が入力信号を出
力信号端子上に出力し、RAM7の書き込み入力信号端
子がローレベルのときに実現される。その状態のときに
は、RAM7のデータはトライステートゲート6とセレ
クタ4とを経由してレジスタ2に格納される。First, when the ALU of a microprocessor circuit has a dual configuration, four types of main commands can be considered as the microprocessor's main commands related to the ALU. The first command is a command that stores the data obtained by performing all operations on the data in register 2 and the data in RAM 7 in register 2, and the second command is a command that stores the data in register 2 and the code of the command being executed. The third command is a command to store all the data in register 2 in RAM 7, and the fourth command is to store the data in RAM 7 in register 2. This is a command to be stored in 2. The first command is that the selector 4 selects and outputs all the output signals of the arithmetic unit 1, the selector 3 selects and outputs the output signals of the tri-state gate 6, and the tri-state gate 5 selects all the output signals and outputs the high-impedance signal. This is realized when the tristate gate 6 outputs all input signals to the output signal terminal and the write input signal of the RAM 7 is at a low level. In this state, the data in register 2 is input to the first input signal terminal of arithmetic unit 1, and
7 is input to the second input signal terminal of the arithmetic unit 1 via the tristate gate 6 and the selector 3, and the result of the operation on both data is stored in the register 2 via the selector 4. be done. For the second command, the selector 4 selects and outputs the output signal of the arithmetic unit 1, the selector 3 selects and outputs part of the code of the command being executed, and the write input signal of the RAM 7 is at a high level. realized in a certain state. In this state, the data in the register 2 is input to the input signal terminal of the arithmetic unit 1, and part of the command code is input to the second input signal terminal of the arithmetic unit 1 via the selector 3. The result of calculating both data is stored in the register 2 via the selector 4. For the third command, the selector 4 selects and outputs the output signal of the register 2, the tri-state gate 5 outputs all input signals to the output signal terminal, the tri-state gate 6 sets all the output signal terminals to high impedance, and the RAM 7 The signal on the write input signal terminal of
This is achieved when the level becomes high at the timing of we shown in d). In this state, the data in the register 2 is input to the data input signal terminal of the RAM 7 via the tristate gate 6, and the data in the register 2 is stored in the RAM 7 while the write input signal terminal of the RAM 7 is at a high level. be done. The fourth command is selector 4
selects and outputs the output signal of the tri-state gate 6, the tri-state gate 5 makes the output signal terminal high impedance, the tri-state gate 6 outputs the input signal on the output signal terminal, and the write input signal terminal of the RAM 7 is realized when is at low level. In this state, data in the RAM 7 is stored in the register 2 via the tristate gate 6 and selector 4.
上述ノマイクロプロセッサ回路の構成は例えばオーム社
マイクロコンピュータ基礎講座「マイクロコンピュータ
アーキテクチャ」(石井治著)33ページ〜37ページ
に説明されている。The configuration of the above-mentioned microprocessor circuit is explained, for example, in Ohmsha Microcomputer Basic Course "Microcomputer Architecture" (written by Osamu Ishii), pages 33 to 37.
発明が解決しようとする問題点
しかしながら上記のような構成では、上記第1のコマン
ドの場合に、RAM、演算器といった遅延時間の大きい
2つの素子全通過するパスが存在するために最長遅延バ
スの遅延時間が犬きくなり、マイクロプロセッサの基本
クロックの周波数を上げることができず、高速なマイク
ロプロセッサ回路を実現できないという問題点を有して
いた。Problems to be Solved by the Invention However, in the above configuration, in the case of the first command, there is a path that passes through two elements with large delay times such as the RAM and the arithmetic unit, so the longest delay bus is The problem was that the delay time became too long, the frequency of the basic clock of the microprocessor could not be increased, and a high-speed microprocessor circuit could not be realized.
本発明は上記問題点に鑑み、最長遅延バスの遅延時間が
小さいマイクロプロセッサ回路全提供するものである。In view of the above-mentioned problems, the present invention provides an entire microprocessor circuit in which the delay time of the longest delay bus is small.
問題点全解決するだめの手段
上記問題点?解決するために、本発明のマイク【+グロ
セソサ回路は、遅延時間の大きい2つの素子間にレジス
タが介在するという構成をとっている。Is there no way to solve all the problems above? In order to solve this problem, the microphone [+ grosser circuit] of the present invention has a configuration in which a register is interposed between two elements having a large delay time.
作用
本発明は上記した構成によって、遅延時間の大きい2つ
以上の素子ケ連続し、で通過するバスが存在しないので
、最長遅延バスの遅延時間が小さくなり、それによりマ
イクロプロセッサ回路の基本クロックの周波数を犬きく
でき、高速なマイクロプロセッサ回路を実現することが
できる。According to the present invention, with the above-described configuration, there is no bus that passes through two or more elements with large delay times in succession, so the delay time of the bus with the longest delay is reduced, thereby reducing the basic clock of the microprocessor circuit. It is possible to increase the frequency and realize a high-speed microprocessor circuit.
実施例
以下本発明の1実施例のマイクロプロセッサ回路につい
て、図面を参照しながら説明する。Embodiment Hereinafter, a microprocessor circuit according to an embodiment of the present invention will be described with reference to the drawings.
第1図は本発明の実施例におけるマイクロプロセッサ回
路のALUの構成図?示すものである。FIG. 1 is a configuration diagram of an ALU of a microprocessor circuit in an embodiment of the present invention. It shows.
第1図において、10は1つの出力信号端子と1つの制
御入力信号端子と2つの入力信号端子を有し、制御入力
信号によって演算の種類が決定され、2つの入力信号の
演算結果を出力信号端子上に出力する演算器であり、2
0は1つの出力信号端子と1つの制御入力信号端子と2
つの入力信号端子を有し、制御入力信号によって決定さ
れる1つの入力信号全選択して出力信号端子上に出力す
るセレクタであり、30は1つの出力信号端子と1つの
制御入力信号端子と3つの入力信号端子全有し、制御入
力信号によって決定される1つの入力信号を選択して出
力信号端子上に出力するセレクタであり、40.60は
1つの出力信号端子と1つのクロック入力信号端子と、
1つの入力信号端子を有し、クロック入力信号の立上り
エツジにより入力信号全保持し、出力信号端子上に出力
するレジスタであり、60,70,100は1つの出力
信号端子と1つの制御入力信号端子と1つの入力信号端
子を有し、制御入力信号によって出力信号端子をハイイ
ンピーダンスにするか、入力信号全出力信号端子上に出
力するかが決定されるトライステートゲートであり、8
0.90は1つの出力信号端子と1つの制御入力信号端
子と3つの入力信号端子全有し、制御入力信号によって
決定される1つの入力信号全選択して出力信号端子上に
出力するセレクタであり、110はデータ出力信号端子
と書き込み入力信号端子とアドレス入力信号端子とデー
タ入力信号端子を有し、書き込み入力信号がローレベル
のときにアドレス入力信号が示すアドレスのデータ全出
力信号端子上に出力し、書き込み入力信号が・・イレベ
ルのときにアドレス入力信号が示すアドレスにデータ入
力信号を書き込むランダムアクセスメモリ(RAM)で
ある。In FIG. 1, 10 has one output signal terminal, one control input signal terminal, and two input signal terminals, and the type of operation is determined by the control input signal, and the operation results of the two input signals are output as the output signal. It is an arithmetic unit that outputs on the terminal, and 2
0 has one output signal terminal, one control input signal terminal and two
30 is a selector that has two input signal terminals and selects all of one input signal determined by a control input signal and outputs it on an output signal terminal; 30 is one output signal terminal, one control input signal terminal; 40.60 is a selector that has two input signal terminals and selects one input signal determined by a control input signal and outputs it on the output signal terminal, and 40.60 has one output signal terminal and one clock input signal terminal. and,
This is a register that has one input signal terminal, holds all input signals according to the rising edge of the clock input signal, and outputs it to the output signal terminal. 60, 70, and 100 have one output signal terminal and one control input signal. It is a tri-state gate having a terminal and one input signal terminal, and a control input signal determines whether to make the output signal terminal high impedance or output the input signal to all output signal terminals, and 8
0.90 is a selector that has one output signal terminal, one control input signal terminal, and all three input signal terminals, and selects all one input signal determined by the control input signal and outputs it on the output signal terminal. 110 has a data output signal terminal, a write input signal terminal, an address input signal terminal, and a data input signal terminal, and when the write input signal is at a low level, all data output signal terminals at the address indicated by the address input signal are output. This is a random access memory (RAM) that outputs a data input signal and writes a data input signal to the address indicated by the address input signal when the write input signal is at the high level.
演算器10の第1の入力信号端子はセレクタ20の出力
信号端子に接続され、演算器1oの第2の入力信号端子
はセレクタ3oの出力信号端子に接続され、セレクタ2
0の第1の入力信号端子はレジスタ40の出力信号端子
に接続され、セレクタ2oの第2の入力信号端子はレジ
スタ60の出力信号端子に接続され、セレクタ3oの第
1の入力信号端子はレジスタ4oの出力信号端子に接続
され、セレクタ30の第2の入力信号端子はレジスタ5
oの出力信号端子に接続され、セレクタ30の第3の入
力信号端子は実行中のコマンドコードの1部を出力して
いるCCUの構成要素である素子の出力信号端子に接続
され、レジスタ40の入力信号端子はセレクタ80の出
力信号端子に接続され、レジスタ60の入力信号端子は
セレクタ90の出力信号端子に接続され、トライステー
トゲート60の入力信号端子はレジスタ40の出力信号
端子に接続され、トライステートゲート700Å力信号
端子はレジスタ6oの出力信号端子に接続され、セレク
タ80の第1の入力信号端子はレジスタ40の出力信号
端子に接続され、セレクタ8oの第2の入力信号端子は
演算器10の出力信号端子に接続され、セレクタ8oの
第3の入力信号端子はトライステートゲート100の出
力信号端子に接続され、セレクタ90の第1の入力信号
端子はトライステートゲート100の出力信号端子に接
続され、セレクタ90の第2の入力信号端子は演算器1
oの出力信号端子に接続され、セレクタ90の第3の入
力信号端子はレジスタ60の出力信号端子に接続され、
トライステートゲート10oの入力信号端子はRAM1
10のデータ出力信号端子に接続され、RAM110の
データ入力信号端子はトライステートゲート60とトラ
イステートゲート70の出力信号端子に接続され、トラ
イステートゲート100とトライステートゲート6oと
トライステートゲート70の各出力信号端子は互いに接
続されており、RAM110のアドレス入力信号端子は
実行中のコマンドコードの1部を出力しているCCUの
構成要素;ある素子の出力信号端子に接続されており、
上述の各素子の制御入力信号端子及びRAM110の吉
き込み入力信号端子は実行中のコマンドコートノテコー
ド値(CCUの制御信号)全出力しているCCUの構成
要素である素子の出力信号端子に接続されている。The first input signal terminal of the computing unit 10 is connected to the output signal terminal of the selector 20, the second input signal terminal of the computing unit 1o is connected to the output signal terminal of the selector 3o, and the selector 2
The first input signal terminal of selector 2o is connected to the output signal terminal of register 40, the second input signal terminal of selector 2o is connected to the output signal terminal of register 60, and the first input signal terminal of selector 3o is connected to the output signal terminal of register 60. 4o, and the second input signal terminal of the selector 30 is connected to the output signal terminal of the register 5o.
The third input signal terminal of the selector 30 is connected to the output signal terminal of an element that is a component of the CCU which is outputting a part of the command code being executed. The input signal terminal is connected to the output signal terminal of the selector 80, the input signal terminal of the register 60 is connected to the output signal terminal of the selector 90, the input signal terminal of the tristate gate 60 is connected to the output signal terminal of the register 40, The tri-state gate 700A output signal terminal is connected to the output signal terminal of the register 6o, the first input signal terminal of the selector 80 is connected to the output signal terminal of the register 40, and the second input signal terminal of the selector 8o is connected to the output signal terminal of the register 6o. The third input signal terminal of selector 8o is connected to the output signal terminal of tristate gate 100, and the first input signal terminal of selector 90 is connected to the output signal terminal of tristate gate 100. The second input signal terminal of the selector 90 is connected to the arithmetic unit 1.
o, the third input signal terminal of the selector 90 is connected to the output signal terminal of the register 60,
The input signal terminal of the tristate gate 10o is RAM1
The data input signal terminal of the RAM 110 is connected to the output signal terminal of the tristate gate 60 and the tristate gate 70, and the data input signal terminal of the RAM 110 is connected to the output signal terminal of the tristate gate 60 and the tristate gate 70. The output signal terminals are connected to each other, and the address input signal terminal of the RAM 110 is connected to the output signal terminal of a component of the CCU that outputs a part of the command code being executed.
The control input signal terminal of each element mentioned above and the input signal terminal of the RAM 110 are connected to the output signal terminal of the element which is a component of the CCU which is outputting the entire command code value (CCU control signal) being executed. It is connected.
以上のように構成されたマイクロプロセッサ回路につい
て、以下その構成によって実現できるコマンドについて
説明する。Regarding the microprocessor circuit configured as described above, commands that can be realized by the configuration will be described below.
まずマイクロプロセッサ回路のALUが上述のような構
成をとるときにALUに関係するマイクロプロセッサの
主要なコマンドとして6種類を考える。第1のコマンド
はレジスタ40のデータとレジスタ50のデータを演算
して演算結果をレジスタ40に格納するとともにレジス
タ50のデータ’iRAM110に格納するコマンドで
ある。第2のコマンドはレジスタ40のデータとレジス
タ60のデータ全演算して演算結果全レジスタ40に格
納するとともにRAM110のデータ全レジスタ5Qに
格納するコマンドである。第3のコマンドはレジスタ4
oのデータ’iRAM110に格納するとともにレジス
タ40のデータとレジスタ6oのデータ全演算して演算
結果全レジスタ40に格納するコマンドである。第4の
コマンドはレジスタ5oのデータとレジスタ40のデー
タを演算してレジスタ6oに格納するとともにレジスタ
4oのデータiRAM110に格納するコマンドである
。第6のコマンドはレジスタ5oのデータとレジスタ4
0のデータを演算してレジスタ60に格納するとともに
RAM110のデータ全レジスタ40に格納するコマン
ドである。第6のコマンドはレジスタ5oのデータ’i
RAM110に格納するとともにレジスタ5oのデータ
とレジスタ40のデータ全演算して演算結果をレジスタ
50に格納するコマンドである。First, when the ALU of a microprocessor circuit has the above-described configuration, six types of main commands of the microprocessor related to the ALU will be considered. The first command is a command for calculating the data in the register 40 and the data in the register 50, storing the calculation result in the register 40, and storing the data in the register 50 in the iRAM 110. The second command is a command to perform an operation on all the data in the register 40 and the data in the register 60, and store the operation result in the all-data register 40, as well as in the all-data register 5Q of the RAM 110. The third command is register 4
This is a command to store the data 'o in the iRAM 110, perform a calculation on all the data in the register 40 and the data in the register 6o, and store the calculation results in all the registers 40. The fourth command is a command for calculating the data in the register 5o and the data in the register 40, and storing the result in the register 6o, as well as storing the data in the register 4o in the iRAM 110. The sixth command is the data in register 5o and register 4.
This is a command to calculate 0 data and store it in the register 60, as well as to store it in the entire data register 40 of the RAM 110. The sixth command is the data 'i' in register 5o.
This is a command to store the data in the RAM 110, perform a calculation on all the data in the register 5o and the data in the register 40, and store the result in the register 50.
上述のコマンドを実現するだめのセレクタやトライステ
ートゲートやRAMなどの制御は従来例の説明のところ
で述べた説明と同様に説明することができるので省略す
る。The control of the selector, tri-state gate, RAM, etc. for realizing the above-mentioned commands can be explained in the same manner as in the explanation of the conventional example, and will therefore be omitted.
以上のような本実施例によれば、演算器やRAMなどの
ように遅延時間が大きな2つの素子を連続して通過する
パスをなくしたことにより、マイクロプロセッサの基本
クロックの周波数を大きくすることができる。また構成
上明らかなように、本実施例のマイクロプロセッサ回路
は、レジスタ4oのデータとレジスタ5oのデータとを
演算して演算結果全レジスタ4oあるいはレジスタ60
に格納する動作(演算動作)と、レジスタ40とレジス
タ60とRAM11oとの間でデータ全転送しあう動作
(転送動作)と全同時に実行できるので、プログラムの
ステップ数(プログラム容量→及びプログラムの最長ス
テップ数(プログラム実行時間)を軽減することができ
る。さらにセレクタ20及びセレクタ30i制御するこ
とにより、レジスタ40のデータ全演算器10の第1の
入力信号端子に入力しレジスタ50のデータを演算器1
0の第2の入力信号端子に入力したり、レジスタ5oの
データを演算器10の第1の入力信号端子に入力しレジ
スタ4oのデータ全演算器10の第2の入力信号端子に
入力したりできるので、交換法則の成立しない演算全実
行する場合、レジスタ40に入れるデータとレジスタ5
0に入れるデータの区別全する必要がないために効率的
にプログラム?組むことができる。According to this embodiment as described above, the frequency of the basic clock of the microprocessor can be increased by eliminating the path that successively passes through two elements with a large delay time, such as an arithmetic unit or RAM. I can do it. Further, as is clear from the configuration, the microprocessor circuit of this embodiment calculates the data of the register 4o and the data of the register 5o, and the result of the calculation is all the registers 4o or the register 60.
The operation of storing data in the memory (arithmetic operation) and the operation of transferring all data between the register 40, register 60, and RAM 11o (transfer operation) can be executed simultaneously. The number of steps (program execution time) can be reduced. Furthermore, by controlling the selector 20 and the selector 30i, all the data in the register 40 is input to the first input signal terminal of the arithmetic unit 10, and the data in the register 50 is input to the first input signal terminal of the arithmetic unit 10. 1
0 to the second input signal terminal, or input the data of register 5o to the first input signal terminal of arithmetic unit 10 and input the data of register 4o to the second input signal terminal of all arithmetic unit 10. Therefore, when executing all operations for which the commutative law does not hold, the data entered in register 40 and register 5
Is it possible to program efficiently because there is no need to distinguish between data to be put in 0? Can be assembled.
発明の効果
以上述べてきたように、本発明によれば、きわめて簡単
な回路で、効率的にプログラムが組め、高速に処理がで
きるマイクロプロセッサ回路全実現することができ、実
用的にきわめて有用である。Effects of the Invention As described above, according to the present invention, it is possible to realize a microprocessor circuit that can be efficiently programmed and perform high-speed processing using an extremely simple circuit, and is extremely useful in practice. be.
第1図は本発明のマイクロプロセッサ回路のALUの構
成図、第2図は従来のマイクロプロセッサ回路のALU
の構成図、第3図はマイクロプロセッサのタイミングチ
ャートである。
1.10・・・・・・演算器、20,30.80 、9
0 。
3.4・・・・・・セレクタ、40,50.2・・・・
・・レジスタ、60,70,100,5,6・・・・・
・トライステートゲート、110.7・・・・・・ラン
ダムアクセスメモリ(RAM)、MCK・・・・・・マ
イクロプロセッサの基本クロック信号、CNTL・・・
・・・マイクロプロセッサの実行中のコマンドのデコー
ド信号、WC・・・・・・RAMのライトイネーブル信
号、WE・・・・・・wc1発生するだめの中間的な信
号。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
第2図FIG. 1 is a configuration diagram of an ALU in a microprocessor circuit of the present invention, and FIG. 2 is a diagram of an ALU in a conventional microprocessor circuit.
FIG. 3 is a timing chart of the microprocessor. 1.10... Arithmetic unit, 20, 30.80, 9
0. 3.4...Selector, 40,50.2...
...Register, 60, 70, 100, 5, 6...
・Tristate gate, 110.7...Random access memory (RAM), MCK...Basic clock signal of microprocessor, CNTL...
. . . Decode signal of a command being executed by the microprocessor, WC . . . RAM write enable signal, WE . . . Intermediate signal not generated by wc1. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 2
Claims (1)
、制御入力信号によって決定される演算により、入力信
号を演算して前記出力信号端子上に出力する演算器Aと
、制御入力信号端子と出力信号端子と入力信号端子を有
し、制御入力信号によって1つの入力信号を選択して出
力信号端子上に出力する2つのセレクタS_2、S_3
と、制御入力信号端子と出力信号端子と入力信号端子を
有し、制御入力信号によって1つの入力信号を選択して
出力信号端子上に出力する2つのセレクタS_0、S_
1と、クロック入力信号端子と出力信号端子と入力信号
端子を有し、クロック入力信号の変化あるいは状態によ
って入力信号を保持して出力信号端子上に出力する2つ
のレジスタA_0、A_1と、制御入力信号端子と出力
信号端子と入力信号端子を有し、制御入力信号によって
出力信号端子をハイインピーダンスにするか、入力信号
を出力信号端子上に出力するかが決定される2つのトラ
イステートゲートG_0、G_1とから構成されており
、演算器Aの第1の入力信号端子にセレクタS_0の出
力信号端子が接続され、演算器Aの第2の入力信号端子
にセレクタS_1の出力信号端子が接続され、セレクタ
S_0の第1の入力信号端子にレジスタA_0の出力信
号端子が接続され、セレクタS_0の第2の入力信号端
子にレジスタA_1の出力信号端子が接続され、セレク
タS_1の第1の入力信号端子にレジスタA_0の出力
信号端子が接続され、セレクタS_1の第2の入力信号
端子にレジスタA_1の出力信号端子が接続され、レジ
スタA_0の入力信号端子にセレクタS_2の出力信号
端子が接続され、レジスタA_1の入力信号端子にセレ
クタS_3の出力信号端子が接続され、トライステート
ゲートG_0の入力信号端子にレジスタA_0の出力信
号端子が接続され、トライステートゲートG_1の入力
信号端子にレジスタA_1の出力信号端子が接続され、
セレクタS_2の第1の入力信号端子にレジスタA_0
の出力信号端子が接続され、セレクタS_2の第2の入
力信号端子に演算器Aの出力信号端子が接続され、セレ
クタS_2の第3の入力信号端子にトライステートゲー
トG_0の出力信号端子とトライステートゲートG_1
の出力信号端子が接続され、セレクタS_3の第1の入
力信号端子にトライステートゲートG_0の出力信号端
子とトライステートゲートG_1の出力信号端子が接続
され、セレクタS_3の第2の入力信号端子に演算器A
の出力信号端子が接続され、セレクタS_3の第3の入
力信号端子にレジスタA_1の出力信号端子が接続され
ていることを特徴とするマイクロプロセッサ回路。an arithmetic unit A that has a control input signal terminal, an output signal terminal, and an input signal terminal, and that calculates an input signal and outputs it on the output signal terminal by a calculation determined by the control input signal; Two selectors S_2 and S_3 that have an output signal terminal and an input signal terminal and select one input signal according to a control input signal and output it on the output signal terminal.
and two selectors S_0 and S_, which have a control input signal terminal, an output signal terminal, and an input signal terminal, and select one input signal according to the control input signal and output it on the output signal terminal.
1, two registers A_0 and A_1 which have a clock input signal terminal, an output signal terminal, and an input signal terminal, and which hold the input signal and output it to the output signal terminal according to a change or state of the clock input signal, and a control input. two tristate gates G_0 having a signal terminal, an output signal terminal, and an input signal terminal, and in which a control input signal determines whether the output signal terminal is in high impedance or the input signal is output on the output signal terminal; G_1, the output signal terminal of the selector S_0 is connected to the first input signal terminal of the arithmetic unit A, the output signal terminal of the selector S_1 is connected to the second input signal terminal of the arithmetic unit A, The output signal terminal of register A_0 is connected to the first input signal terminal of selector S_0, the output signal terminal of register A_1 is connected to the second input signal terminal of selector S_0, and the output signal terminal of register A_1 is connected to the first input signal terminal of selector S_1. The output signal terminal of register A_0 is connected, the output signal terminal of register A_1 is connected to the second input signal terminal of selector S_1, the output signal terminal of selector S_2 is connected to the input signal terminal of register A_0, and the output signal terminal of register A_1 is connected to the second input signal terminal of register A_1. The output signal terminal of selector S_3 is connected to the input signal terminal, the output signal terminal of register A_0 is connected to the input signal terminal of tristate gate G_0, and the output signal terminal of register A_1 is connected to the input signal terminal of tristate gate G_1. is,
Register A_0 is connected to the first input signal terminal of selector S_2.
The output signal terminal of the arithmetic unit A is connected to the second input signal terminal of the selector S_2, and the output signal terminal of the tristate gate G_0 and the output signal terminal of the tristate gate G_0 are connected to the third input signal terminal of the selector S_2. Gate G_1
The output signal terminal of the tri-state gate G_0 and the output signal terminal of the tri-state gate G_1 are connected to the first input signal terminal of the selector S_3, and the output signal terminal of the tri-state gate G_1 is connected to the second input signal terminal of the selector S_3. Vessel A
A microprocessor circuit characterized in that an output signal terminal of a register A_1 is connected to a third input signal terminal of a selector S_3, and an output signal terminal of a register A_1 is connected to a third input signal terminal of a selector S_3.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60177155A JPS6237737A (en) | 1985-08-12 | 1985-08-12 | Microprocessor circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60177155A JPS6237737A (en) | 1985-08-12 | 1985-08-12 | Microprocessor circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6237737A true JPS6237737A (en) | 1987-02-18 |
Family
ID=16026145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60177155A Pending JPS6237737A (en) | 1985-08-12 | 1985-08-12 | Microprocessor circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6237737A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5141881A (en) * | 1989-04-20 | 1992-08-25 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit |
US5223855A (en) * | 1989-03-01 | 1993-06-29 | Kyocera Corporation | Thermal head for a printer |
US5223856A (en) * | 1990-08-07 | 1993-06-29 | Kyocera Corporation | Thermal head |
US5305021A (en) * | 1990-07-31 | 1994-04-19 | Kyocera Corporation | Thermal head |
JPH06110659A (en) * | 1992-06-30 | 1994-04-22 | Nec Corp | Microcomputer |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59123937A (en) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | By-pass control system of arithmetic device |
-
1985
- 1985-08-12 JP JP60177155A patent/JPS6237737A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS59123937A (en) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | By-pass control system of arithmetic device |
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