JPS6237375B2 - - Google Patents
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- Publication number
- JPS6237375B2 JPS6237375B2 JP51126862A JP12686276A JPS6237375B2 JP S6237375 B2 JPS6237375 B2 JP S6237375B2 JP 51126862 A JP51126862 A JP 51126862A JP 12686276 A JP12686276 A JP 12686276A JP S6237375 B2 JPS6237375 B2 JP S6237375B2
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- output
- stage
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Exposure Control For Cameras (AREA)
Description
【発明の詳細な説明】
本発明は電子シヤツターカメラにおけるシヤツ
ター制御信号発生回路に関し、特にデイジタル変
換されかつ対数圧縮されたシヤツター制御信号を
対数伸張するシヤツター制御信号発生回路に関す
る。
ター制御信号発生回路に関し、特にデイジタル変
換されかつ対数圧縮されたシヤツター制御信号を
対数伸張するシヤツター制御信号発生回路に関す
る。
従来の電子シヤツターカメラの露出制御回路は
アナログ回路が採用されており、シヤツタースピ
ードは、被写体の明るさ、絞り及びフイルム感度
の各情報の函数であり、このうち被写体の明るさ
は最小値に対し最大値が106以上の値をとるため
に対数圧縮して演算される。すなわち、各情報の
積又は商の演算が、各情報を対数圧縮しているた
めに各情報の和又は差の演算となり、演算処理を
し易くしている。そしてこの演算結果を対数伸張
するものである。しかしながら、かゝる方式では
後述する様に、演算結果を記憶しておき、シヤツ
ターが押されてからこの記憶情報に比例した信号
でコンデンサーを充電し、その充電々圧が、あら
かじめ定められた基準電圧と等しくなつた時点で
シヤツターを断とする回路構成のため、上述のコ
ンデンサーの他に、情報記憶用のコンデンサーが
必要である。かゝるコンデンサーは回路の集積化
上好ましいものではない。また、コンデンサの長
時間情報記憶には、リークが必らず存在するた
め、シヤツタースピードの精度上にも問題があ
る。
アナログ回路が採用されており、シヤツタースピ
ードは、被写体の明るさ、絞り及びフイルム感度
の各情報の函数であり、このうち被写体の明るさ
は最小値に対し最大値が106以上の値をとるため
に対数圧縮して演算される。すなわち、各情報の
積又は商の演算が、各情報を対数圧縮しているた
めに各情報の和又は差の演算となり、演算処理を
し易くしている。そしてこの演算結果を対数伸張
するものである。しかしながら、かゝる方式では
後述する様に、演算結果を記憶しておき、シヤツ
ターが押されてからこの記憶情報に比例した信号
でコンデンサーを充電し、その充電々圧が、あら
かじめ定められた基準電圧と等しくなつた時点で
シヤツターを断とする回路構成のため、上述のコ
ンデンサーの他に、情報記憶用のコンデンサーが
必要である。かゝるコンデンサーは回路の集積化
上好ましいものではない。また、コンデンサの長
時間情報記憶には、リークが必らず存在するた
め、シヤツタースピードの精度上にも問題があ
る。
第１図は従来のアナログ方式のシヤツター制御
回路のブロツク図であり、第２図は第１図のより
詳細な回路図を示す。
回路のブロツク図であり、第２図は第１図のより
詳細な回路図を示す。
図において、１は被写体の明るさを測光するフ
オトセルで、２はフオトセル出力を対数圧縮する
回路、３は設定されたフイルム感度ASA及び絞
り値Ｆを対数圧縮して光量情報と共に演算する回
路、７は演算結果を記憶する回路、９は記憶情報
を対数伸張する回路、１４はシヤツター制御回路
であり、１５で示すシヤツターマグネツトを駆動
するものである。
オトセルで、２はフオトセル出力を対数圧縮する
回路、３は設定されたフイルム感度ASA及び絞
り値Ｆを対数圧縮して光量情報と共に演算する回
路、７は演算結果を記憶する回路、９は記憶情報
を対数伸張する回路、１４はシヤツター制御回路
であり、１５で示すシヤツターマグネツトを駆動
するものである。
更に詳述すれば、フオトセル１で測光量を電気
量この場合電流値に変換し、対数ダイオード２′
でその値は対数圧縮された電圧値となり増幅器３
で増幅される。端子４及び５からフイルム感度設
定値ASA及び絞り設定値Ｆの情報が抵抗値に変
換して入力され、増幅器３ではそれらの間で演算
を行い、出力には適正シヤツター時間に対応した
電圧値が対数圧縮された形で現れる。記憶スイツ
チ６は測光時は閉じており、測光結果は記憶コン
デンサ７′にチヤージされる。これを入力とする
増幅器８の出力に現われる電圧値は対数伸張トラ
ンジスタ９′のＶBE入力となり、トランジスタ
９′のＶBE−ICの指数特性によつてそのコレクタ
ーにはＶBEを対数伸張した電流値が現われる。露
出開始前にはトリガスイツチ１０は閉じている。
記憶スイツチ６のOFFと共に演算結果は記憶コ
ンデンサ７に保持される。更に露出開始と同時に
トリガスイツチ１０は開き、対数伸張された電流
値でコンデンサ７を定電流駆動し始める。比較回
路１４の他方の入力端子１２には基準電圧が与え
られる。コンデンサ端子電圧は比較回路１４の入
力端子１３にノコギリ波として現われ、基準電圧
と一致した時点で比較回路１４は反転し、シヤツ
ターマグネツトに流れていた電流がOFFし後膜
保持機構が解除されて、シヤツタ膜は閉じること
になる。この様にアナログ回路で構成した場合
は、記憶及び時間発生回路に必ずコンデンサがそ
れぞれ必要となり、従つて長時間の記憶及び時間
発生にはそのリーク等の為に限度があり、又精度
上も問題となる。
量この場合電流値に変換し、対数ダイオード２′
でその値は対数圧縮された電圧値となり増幅器３
で増幅される。端子４及び５からフイルム感度設
定値ASA及び絞り設定値Ｆの情報が抵抗値に変
換して入力され、増幅器３ではそれらの間で演算
を行い、出力には適正シヤツター時間に対応した
電圧値が対数圧縮された形で現れる。記憶スイツ
チ６は測光時は閉じており、測光結果は記憶コン
デンサ７′にチヤージされる。これを入力とする
増幅器８の出力に現われる電圧値は対数伸張トラ
ンジスタ９′のＶBE入力となり、トランジスタ
９′のＶBE−ICの指数特性によつてそのコレクタ
ーにはＶBEを対数伸張した電流値が現われる。露
出開始前にはトリガスイツチ１０は閉じている。
記憶スイツチ６のOFFと共に演算結果は記憶コ
ンデンサ７に保持される。更に露出開始と同時に
トリガスイツチ１０は開き、対数伸張された電流
値でコンデンサ７を定電流駆動し始める。比較回
路１４の他方の入力端子１２には基準電圧が与え
られる。コンデンサ端子電圧は比較回路１４の入
力端子１３にノコギリ波として現われ、基準電圧
と一致した時点で比較回路１４は反転し、シヤツ
ターマグネツトに流れていた電流がOFFし後膜
保持機構が解除されて、シヤツタ膜は閉じること
になる。この様にアナログ回路で構成した場合
は、記憶及び時間発生回路に必ずコンデンサがそ
れぞれ必要となり、従つて長時間の記憶及び時間
発生にはそのリーク等の為に限度があり、又精度
上も問題となる。
本発明の目的は、コンデンサを用いる必要のな
いシヤツター制御信号発生回路を提供するもので
ある。
いシヤツター制御信号発生回路を提供するもので
ある。
本発明の他の目的は、デイジタル的にシヤツタ
ー制御信号を発生する回路を提供するものであ
る。
ー制御信号を発生する回路を提供するものであ
る。
本発明は以下の原理による、すなわち、シヤツ
タースピードＴは、被写体の明るさをＬ、フイル
ム感度をASA、及び絞り値をＦ、Toを定数とす
ると、次式で表わされる。
タースピードＴは、被写体の明るさをＬ、フイル
ム感度をASA、及び絞り値をＦ、Toを定数とす
ると、次式で表わされる。
Ｔ＝To・Ｆ・（１／Ｌ）・（１／ASA） ……(1)
従つて、上記各情報値の対数変換値をＶなるサ
フイツクスを付して(1)式を書き直ばせ、 Tv＝Fv−Lv−ASAv＋Ｃ ……(2) と表わせる。但し、上述の対数変換においては、
デイジタル演算における回路の簡素化のために、
２を底とする対数（log2X）値となつているもの
とし、よつてＣはlog2Toである。
フイツクスを付して(1)式を書き直ばせ、 Tv＝Fv−Lv−ASAv＋Ｃ ……(2) と表わせる。但し、上述の対数変換においては、
デイジタル演算における回路の簡素化のために、
２を底とする対数（log2X）値となつているもの
とし、よつてＣはlog2Toである。
上記(2)式の演算は従来のアナログ回路により行
われ、その演算結果は、周知のアナログ・デイジ
タル変換回路によりデイジタル値に変換される。
よつてそのデイジタル値をＮとして、 Ｎ＝ｂ＋ａ／ｎ ……(3) として表わせば、（ａ、ｂは零又は整数、ｎは正
の整数でａ＜ｎとする）、上記(2)式は、 Tv＝ｂ＋ａ／ｎ＋Ｃ ……(4) と表わされる。ここでｂは整数部、ａ／ｎは小数
部となる。従つて、対数圧縮されたデイジタル値
Tvを対数伸張すれば、 Ｔ＝To・２b・２〓 ……(5) と表わされることになる。
われ、その演算結果は、周知のアナログ・デイジ
タル変換回路によりデイジタル値に変換される。
よつてそのデイジタル値をＮとして、 Ｎ＝ｂ＋ａ／ｎ ……(3) として表わせば、（ａ、ｂは零又は整数、ｎは正
の整数でａ＜ｎとする）、上記(2)式は、 Tv＝ｂ＋ａ／ｎ＋Ｃ ……(4) と表わされる。ここでｂは整数部、ａ／ｎは小数
部となる。従つて、対数圧縮されたデイジタル値
Tvを対数伸張すれば、 Ｔ＝To・２b・２〓 ……(5) と表わされることになる。
従つて、本発明においては、対数圧縮されかつ
デイジタル値として表わされたシヤツタースピー
ド演算結果である上記Tvを受け、これをデイジ
タル的に処理して最終的に対数伸張されたシヤツ
タースピードである(5)式のＴの時間巾を有するシ
ヤツター制御信号を発生するものである。ここ
で、デイジタル量の整数部であるデイジタル信号
ｂを２進値で表わせば、 ｂ＝bm・２n＋ｂn-1・２m-1＋……＋b1・21＋bo・２o ……(6) となり、（但し、bmは０又は１、ｍは正の整数で
ある。）この信号ｂをｍ＋１桁の記憶レジスタに
記憶させ、この各桁の記憶出力に応じて所定周波
数fiのパルスを分周し、次式の周波数foの信号に
変換する。
デイジタル値として表わされたシヤツタースピー
ド演算結果である上記Tvを受け、これをデイジ
タル的に処理して最終的に対数伸張されたシヤツ
タースピードである(5)式のＴの時間巾を有するシ
ヤツター制御信号を発生するものである。ここ
で、デイジタル量の整数部であるデイジタル信号
ｂを２進値で表わせば、 ｂ＝bm・２n＋ｂn-1・２m-1＋……＋b1・21＋bo・２o ……(6) となり、（但し、bmは０又は１、ｍは正の整数で
ある。）この信号ｂをｍ＋１桁の記憶レジスタに
記憶させ、この各桁の記憶出力に応じて所定周波
数fiのパルスを分周し、次式の周波数foの信号に
変換する。
fo＝fi÷２bm
Claims (1)
- １ ｂ＋ａ／ｎなる式（ａ、ｂは零又は整数、ｎ
は正の整数でａ＜ｎである）で表わされ対数圧縮
されたシヤツター制御情報を記憶するレジスタ
と、前記レジスタの記憶データのうち前記情報ｂ
に対応し（ｍ＋１）ビツト（ｍは整数）で構成さ
れた第１のデータに応答して所定周波数のパルス
信号を１／２bに分周する分周回路と、前記レジ
スタの記憶データのうち前記情報ａ／ｎに対応す
る第２のデータに応答して前記分周回路の出力を
（ｎ＋ａ）回計数する計数回路と、前記計数回路
の出力に応答して、前記シヤツター制御情報を対
数伸張した時間巾のシヤツター制御信号を発生す
る発生手段とを含み、前記分周回路は、２m個の
フリツプフロツプで構成された第１分周段、２m-
１個のフリツプフロツプで構成された第２分周
段、………、21個のフリツプフロツプで構成され
た第ｍ分周段および20個のフリツプフロツプで構
成された第（ｍ＋１）分周段と、前段の分周段に
おける入力および出力のいずれか一方を選択して
次段の分周段へ伝える第１から第ｍまでのｍ個の
選択回路と、最終段である前記第（ｍ＋１）分周
段における入力および出力のいずれか一方を選択
して前記計数回路へ伝える第（ｍ＋１）番目の選
択回路とを有し、前記第１分周段に前記パルス信
号が供給され、前記第１乃至第（ｍ＋１）選択回
路は前記第１のデータの各ビツトの内容に対応し
て夫々の選択動作が制御されており、前記計数回
路は、2n進カウンタと、このカウンタの内容と
前記第２のデータの内容とから前記発生手段を制
御する出力を発生する制御回路とを有することを
特徴とするシヤツター制御信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12686276A JPS5352127A (en) | 1976-10-22 | 1976-10-22 | Shutter control signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12686276A JPS5352127A (en) | 1976-10-22 | 1976-10-22 | Shutter control signal generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5352127A JPS5352127A (en) | 1978-05-12 |
| JPS6237375B2 true JPS6237375B2 (ja) | 1987-08-12 |
Family
ID=14945672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12686276A Granted JPS5352127A (en) | 1976-10-22 | 1976-10-22 | Shutter control signal generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5352127A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129180U (ja) * | 1990-04-06 | 1991-12-25 |
-
1976
- 1976-10-22 JP JP12686276A patent/JPS5352127A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129180U (ja) * | 1990-04-06 | 1991-12-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5352127A (en) | 1978-05-12 |
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