JPS6235271U - - Google Patents

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JPS6235271U
JPS6235271U JP12797185U JP12797185U JPS6235271U JP S6235271 U JPS6235271 U JP S6235271U JP 12797185 U JP12797185 U JP 12797185U JP 12797185 U JP12797185 U JP 12797185U JP S6235271 U JPS6235271 U JP S6235271U
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JP
Japan
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memory
counts
write
video signals
address counter
Prior art date
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Application number
JP12797185U
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Description

【図面の簡単な説明】
第1図はこの考案の一実施例によるレーダ表示
装置のビデオメモリ回路を示す系統図、第2図は
従来のレーダ表示装置のビデオメモリ回路を示す
系統図である。 1…ビデオ信号、3a,3b…メモリ、7…書
込アドレスカウンタ、9…読出アドレスカウンタ
、19…読出クロツク信号、20…一定周期のク
ロツク信号、23…書込制御回路、24…書込信
号。なお、図中、同一符号は同一、または相当部
分を示す。
補正 昭60.12.4 実用新案登録請求の範囲を次のように補正する
【実用新案登録請求の範囲】 デジタル化されたビデオ信号を記憶するメモリ
と、表示部の画面上に設定されるレーダのレンジ
に対応した係数値を出力する係数発生回路と、一
定周期のクロツク信号をカウントし、上記係数値
との間で演算を行なつてレンジに比例した周期の
書込信号を出力する書込制御回路と、上記書込信
号をカウントして上記メモリの所定のアドレスに
順次ビデオ信号を書き込む書込アドレスカウンタ
と、一定周期の読出クロツク信号をカウントして
上記メモリの所定のアドレスから順次ビデオ信号
を読み出す読出アドレスカウンタとを備えてなる
レーダ表示装置のビデオメモリ回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. デジタル化されたビデオ信号を記憶するメモリ
    と、表示管の画面上に設定されるレーダのレンジ
    に対応した係数値を出力する係数発生回路と、一
    定周期のクロツク信号をカウントし、上記係数値
    との間で演算を行なつてレンジに比例した周期の
    書込信号を出力する書込制御回路と、上記書込信
    号をカウントして上記メモリの所定のアドレスに
    順次ビデオ信号を書き込む書込アドレスカウンタ
    と、一定周期の読出クロツク信号をカウントして
    上記メモリの所定のアドレスから順次ビデオ信号
    を読み出す読出アドレスカウンタとを備えてなる
    レーダ表示装置のビデオメモリ回路。
JP12797185U 1985-08-20 1985-08-20 Pending JPS6235271U (ja)

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Application Number Priority Date Filing Date Title
JP12797185U JPS6235271U (ja) 1985-08-20 1985-08-20

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Application Number Priority Date Filing Date Title
JP12797185U JPS6235271U (ja) 1985-08-20 1985-08-20

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JPS6235271U true JPS6235271U (ja) 1987-03-02

Family

ID=31023217

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12797185U Pending JPS6235271U (ja) 1985-08-20 1985-08-20

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JP (1) JPS6235271U (ja)

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