JPS6232555A - Memory protecting system for multi-processor system - Google Patents
Memory protecting system for multi-processor systemInfo
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- JPS6232555A JPS6232555A JP17206585A JP17206585A JPS6232555A JP S6232555 A JPS6232555 A JP S6232555A JP 17206585 A JP17206585 A JP 17206585A JP 17206585 A JP17206585 A JP 17206585A JP S6232555 A JPS6232555 A JP S6232555A
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- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
絶対アドレス空間と個々のプロセッサにおける論理アド
レス空間との間でプレフィックス変換を行っているマル
チプロセッサ・システムにおいて。DETAILED DESCRIPTION OF THE INVENTION [Summary] In a multiprocessor system in which prefix conversion is performed between an absolute address space and a logical address space in individual processors.
各プロセッサ用のプレフィックス変換領域の格納位置に
該当する論理アドレスに対応して存在するページ・テー
ブルについて、当該ページ・テーブルの内容を、少なく
とも通常運転時に、インバリッド状態に保持するよう構
成しておくようにしておき、非所望に上記格納位置に該
当する論理アドレスがアクセスされるとき、エラーが生
じるようにしたことが開示されている。The page table that exists corresponding to the logical address corresponding to the storage location of the prefix conversion area for each processor should be configured so that the contents of the page table are held in an invalid state at least during normal operation. It is disclosed that an error occurs when a logical address corresponding to the storage location is undesirably accessed.
本発明は、マルチプロセッサ・システムにおけるメモリ
保護方式、特にマルチプロセッサ・システムにおいて、
各プロセッサ用のプレフィックス変換領域の格納位置に
該当する論理アドレスにもとづくアクセスによって、当
該領域が非所望に破壊されることを防止するようにした
マルチプロセッサ・システムにおけるメモリ保護方式に
関するものである。The present invention provides a memory protection scheme in a multiprocessor system, particularly in a multiprocessor system.
The present invention relates to a memory protection method in a multiprocessor system that prevents a prefix conversion area for each processor from being undesirably destroyed by access based on a logical address corresponding to the storage location of the area.
従来からマルチプロセッサ・システムにおいては、各プ
ロセッサにおける論理アドレス空間と絶対アドレス空間
との間では、第３図図示の如く対応づけられている。即
ち、絶対アドレス空間１上で、零番地近傍に絶対アドレ
ス用（ＳＳ用）プレフィックス変換領域２が置かれ、か
つａ番地から（ｂ−１）番地の間にプロセッサ＃０用プ
レフィックス変換領域３が、ｂ番地から（ｃ−１）番地
の間にプロセッサ＃１用プレフィックス変換領域４が、
Ｃ番地から（ｄ−１）番地の間にプロセッサ＃２用プレ
フィックス変換領域５が、ｄ番地から（ｅ−１＞番地の
間にプロセッサ＃３用プレフィックス変換領域６が夫々
格納されている。そして、各プロセッサにおける論理ア
ドレス空間１１゜２１・・・について言えば２例えばプ
ロセッサ＃０については空間１０上の零番地近傍にプロ
セッサ＃０用プレフィックス変換領域１２が置かれ、か
つａ番地から（ｂ−１）番地の間に絶対アドレス（ＳＳ
）用プレフィックス変換領域１３が、ｂ番地から（ｃ−
１）番地の間にプロセッサ＃１用プレフィックス変換領
域１４が・・・・・・夫々置かれる。即ち２図示領域２
が領域１３にかつ領域３が領域１２に変換された形とな
るようにされる。プロセッサ＃１などについても同様で
ある。Conventionally, in multiprocessor systems, the logical address space and absolute address space of each processor are associated as shown in FIG. That is, on the absolute address space 1, a prefix conversion area 2 for absolute addresses (for SS) is placed near address zero, and a prefix conversion area 3 for processor #0 is placed between addresses a and (b-1). , the prefix conversion area 4 for processor #1 is between address b and address (c-1),
A prefix conversion area 5 for processor #2 is stored between address C and address (d-1), and a prefix conversion area 6 for processor #3 is stored between address d and address (e-1>). Regarding the logical address space 11゜21... in each processor, 2 For example, for processor #0, the prefix conversion area 12 for processor #0 is placed near address zero on space 10, and from address a to (b- 1) Absolute address (SS
) prefix conversion area 13 from address b to (c-
1) A prefix conversion area 14 for processor #1 is placed between the addresses. That is, 2 illustrated areas 2
is converted into area 13 and area 3 is converted into area 12. The same applies to processor #1 and the like.
更に言えば、プロセッサ＃０において自己のプロセッサ
用プレフィックス変換領域１２をアクセスすべ（論理ア
ドレスにて零番地近傍のＸ番地をアクセスするとき、プ
レフイックス・レジスタ（後述）に値ａが保持されてい
て。Furthermore, when processor #0 accesses its own processor prefix conversion area 12 (when accessing address X near zero address using a logical address, the value a is held in the prefix register (described later).
ａ＋Ｘ
なる変換が行われ、絶対アドレス空間上の領域（ａ＋Ｘ
）番地がアクセスされる。即ちプロセッサ＃０用プレフ
ィックス変換領域３がアクセスされる形となる。しかし
、第３図図示の如く対応づけられているために、プロセ
ッサ＃０が論理アドレス上でａ番地から（ｅ−１）番地
までをアクセスすることはないものであるが、論理アド
レスがこれらの番地内にある番地を指すようなことがあ
ると、それらに格納されている内容を非所望に破壊して
しまうことが生じかねない。A+X conversion is performed, and the area on the absolute address space (a+X
) address is accessed. In other words, the prefix conversion area 3 for processor #0 is accessed. However, because of the correspondence shown in Figure 3, processor #0 will never access logical addresses from address a to address (e-1); If an address within an address is pointed to, the contents stored there may be undesirably destroyed.
第４図は論理アドレスによるアクセスの態様を説明する
説明図である。図中の符号１１ないし１６．２１ないし
２６は第３図に対応しており、１００はセグメント・テ
ーブル、１０１はページ・テーブルを表している。FIG. 4 is an explanatory diagram illustrating the mode of access using logical addresses. Reference numerals 11 to 16 in the figure correspond to those in FIG. 3, 100 represents a segment table, and 101 represents a page table.
プロセッサ＃０が（プロセッサ＃０に限らずプロセッサ
＃１や＃２や・・・の場合も同様である）。Processor #0 (not limited to processor #0, the same applies to processors #1, #2, etc.).
図示の論理アドレスｐをもってアクセスした場合。When accessed using the logical address p shown in the figure.
当該論理アドレスｐに対応してセグメント・テーブル１
００が索引され、その結果にもとづいてページ・テーブ
ル１０１が索引されることになり。Segment table 1 corresponding to the logical address p
00 is indexed, and the page table 101 is indexed based on the result.
当該ページ・テーブル１０１の内容にもとづいて。Based on the contents of the page table 101.
例えば図示の場合にはプロセッサ＃１用プレフィックス
変換領域が破壊されることが生じる。これは、プロセッ
サ＃１について言えば、自己のプロセッサ用プレフィッ
クス変換領域の内容が破壊されたこととなり、システム
・ダウンとなる。For example, in the illustrated case, the prefix conversion area for processor #1 may be destroyed. For processor #1, this means that the contents of its own processor prefix conversion area are destroyed, resulting in a system down.
上記の如き非所望な内容破壊を防止するために。 To prevent undesired content destruction as described above.
例えば論理番地ａと論理番地（ｅ−１）とをレジスタに
保持せしめておき、アクセス時に当該アクセス・アドレ
スＸが
ａ≦Ｘ≦（ｅ−１）
の範囲内にあるか否かをチェックするような方式を採用
することが考慮される。For example, logical address a and logical address (e-1) are held in a register, and upon access, it is checked whether the access address X is within the range a≦X≦(e-1). Consideration will be given to adopting a suitable method.
しかし、このような方式を採用すると、各アクセス毎に
上記チェックが必要となり、処理速度の面から到底採用
できない。However, if such a method is adopted, the above-mentioned check will be required for each access, and it cannot be adopted at all from the viewpoint of processing speed.
本発明は上記の点を解決しており、第１図は本発明の原
理構成図を示す。図中の符号１１はプロセッサ＃０に対
応する論理アドレス空間、２１はプロセッサ＃１に対応
する論理アドレス空間、１００はセグメント・テーブル
、１０１−０は現用ページ・テーブル、１０１−１はシ
ャドウ・ページ・テーブルを表している。また１３ない
し１６の領域や２３ないし２６の領域は、夫々論理アド
レス上の番地ａないし番地（ｅ’−１）に対応する領域
であって第３図に対応している。そして、セグメント・
テーブル１００とページ・テーブルとは論理アドレスと
物理アドレスとの変換処理に利用されるものである。The present invention solves the above-mentioned problems, and FIG. 1 shows a basic configuration diagram of the present invention. In the figure, 11 is a logical address space corresponding to processor #0, 21 is a logical address space corresponding to processor #1, 100 is a segment table, 101-0 is a current page table, and 101-1 is a shadow page.・Represents a table. Further, areas 13 to 16 and areas 23 to 26 are areas corresponding to logical addresses a to address (e'-1), respectively, and correspond to FIG. 3. And the segment
The table 100 and page table are used for conversion processing between logical addresses and physical addresses.
上述の如く、論理アドレスをもってアクセスが行われる
とき、セグメント・テーブル１００を索引し、かつペー
ジ・テーブル１０１の１つを索引し、これによって物理
アドレスが抽出される形となっている。一方、各ＣＰＵ
のプレフィクス変換領域（ａ−ｅ−１番地）は他ＣＰＵ
のための領域であり、少なくとも通常運転時にはアクセ
スされるはずのない領域である。As described above, when an access is performed using a logical address, the segment table 100 is indexed and one of the page tables 101 is indexed, thereby extracting the physical address. On the other hand, each CPU
The prefix conversion area (address a-e-1) of
This is an area that is not supposed to be accessed, at least during normal operation.
本発明の場合には、この点に着目して、論理アドレス上
の番地ａないし番地（ｅ−１）に属する番地については
、当該番地に対応するページ・テーブル１０１−０上の
内容をインバリッド状態に保持しておくようにする。こ
のようにしておくことによって２例え上記番地ａないし
番地（ｅ −１）に属する番地についての論理アドレス
をもってアクセスが行われたとしても、上記ページ・テ
ーブル１０１−０を索引したときプログラム・チェック
が生じることとなって、非所望な破壊が生じることがな
い。このように、論理アドレスでのこの領域でのアクセ
スを、前述のようにいちいちソフト的なチェックを行う
ことなく監視できる。In the case of the present invention, focusing on this point, for addresses belonging to address a to address (e-1) on the logical address, the contents on the page table 101-0 corresponding to the address are set to invalid state. Make sure to keep it in place. By doing this, even if an access is made using a logical address for an address belonging to address a through address (e-1), the program check will be performed when the page table 101-0 is indexed. This will prevent undesired destruction from occurring. In this way, accesses to this area using logical addresses can be monitored without performing software checks each time as described above.
なおＯ８の基本的な制御を行う一部のプログラムによっ
て他プロセツサのこれら領域を参照したり更新したりす
る必要があることがある。このような場合には。Note that some programs that perform basic control of the O8 may need to refer to or update these areas of other processors. In such cases.
（ｉ）他プロセツサに乗り移って処理する。(i) Processing is transferred to another processor.
（ｉｉ）非ＤＡＴモードで処理する。(ii) Process in non-DAT mode.
（ｉｉｉ ）第１図図示ページ・テーブル１０１−１の
如き、いわばシャドウ用のページ・テーブルを用意して
おき、必要なとき、セグメント・テーブル１００の内容
にもとづいて当１亥シャドウ・ページ・テーブル１０１
−１を索引するようにし、当該ページ・テーフ′ル１０
１−１の内容にもとづいて、他のプロセッサのプレフィ
ックス変換領域をアクセスできるようにする。(iii) A so-called shadow page table, such as the page table 101-1 shown in FIG. 101
-1 is indexed, and the page table 10 is indexed.
Based on the contents of 1-1, the prefix conversion area of other processors can be accessed.
などの手段をとることができる。You can take measures such as:
第２図は本発明の一実施例構成を示す。 FIG. 2 shows the configuration of an embodiment of the present invention.
図中の符号１，２，３，４，５．６，１１，１２．２１
，２２，３１，３２，４１．４２，１００．１０１−０
．１０１−１は夫々第１図、第３図、第４図に対応し、
１１０は主記憶装置、１２０ないし１２３は夫々プロセ
ッサ、１３０ないし１３３は夫々プレフイックス・レジ
スタを表している。Codes 1, 2, 3, 4, 5.6, 11, 12.21 in the diagram
,22,31,32,41.42,100.101-0
．． 101-1 corresponds to FIG. 1, FIG. 3, and FIG. 4, respectively,
Reference numeral 110 represents a main memory, 120 to 123 represent processors, and 130 to 133 represent prefix registers, respectively.
各プロセッサ１２０ないし１２３に対応して。Corresponding to each processor 120-123.
プレフイックス・レジスタ１３０ないし１３３が用意さ
れ、上述した如く、絶対アドレス空間１と個々のプロセ
ッサ用の論理アドレス空間１１や２１や３１や４１との
零番地近傍の領域についての対応づけを行う変換に利用
される。例えばプレフイックス・レジスタ１３１につい
ては、内容すが格納され、プロセッサ１２１が論理アド
レス上で零番地の近傍が絶対アドレス空間１上の番地す
以降の番地と対応づけられる形となっている。Prefix registers 130 to 133 are prepared and, as described above, are used for conversion for associating the area near the zero address between the absolute address space 1 and the logical address spaces 11, 21, 31, and 41 for individual processors. be done. For example, the contents of the prefix register 131 are stored, and the processor 121 associates the vicinity of the zero address on the logical address with the address after the address in the absolute address space 1.
セグメント・テーブル１００やページ・テーブル１０１
は、いわばシステムにただ１つのみ存在するものであり
１図示の現用ページ・テーブル１０１−０の内容をイン
バリッドにしておくことによって、いずれのプロセッサ
が論理アドレス上での番地ａないし番地（ｅ−１）をア
クセスしたとしても、上述の如くプログラム・チェック
が生じることとなる。また必要に応じて、シャドウ・ペ
ージ・テーブル１０１−１の内容を利用することによっ
て、他プロセツサ用のプレフィックス変換領域を参照し
たり、更新したりすることができる。Segment table 100 and page table 101
So to speak, only one exists in the system, and by invalidating the contents of the current page table 101-0 shown in the figure, any processor can access addresses a through (e-) on the logical address. Even if 1) is accessed, a program check will occur as described above. Further, if necessary, by using the contents of the shadow page table 101-1, it is possible to refer to or update the prefix conversion area for other processors.
以上説明した如く１本発明によれば、誤ってアクセスが
行われることが生じても、プログラム・チェックとして
これを検出することができる。そして１通常のアクセス
処理が行われるたび毎にアドレス比較を行う如き事態が
生じることがない。As described above, according to the present invention, even if an erroneous access occurs, this can be detected as a program check. Furthermore, a situation where address comparison is performed every time one normal access process is performed does not occur.
第１図は本発明の原理構成図、第２図は本発明の一実施
例構成、第３図および第４図は従来の問題を説明する説
明図を示す。
図中、１は絶対アドレス空間、１１，２１，３１．４１
は夫々プロセッサにおける論理アドレス空間、１００は
セグメント・テーブル、１０１はページ・テーブル、１
１０は主記憶装置、１２０、Ｉ２１．１２２．１２３は
夫々プロセッサを表す。FIG. 1 shows the principle configuration of the present invention, FIG. 2 shows the configuration of an embodiment of the present invention, and FIGS. 3 and 4 are explanatory diagrams explaining conventional problems. In the figure, 1 is the absolute address space, 11, 21, 31.41
are logical address spaces in the processor, 100 is a segment table, 101 is a page table, 1
10 represents a main memory, and 120 and I21, 122, and 123 represent processors, respectively.
Claims (1)
地（ｅ−１）までの番地に、複数のプロセッサ（１２０
）、（１２１）・・・用の夫々のプロセッサ用プレフイ
ックス変換領域（３）、（４）、（５）、（６）が格納
されてなり、かつ夫々個々のプロセッサにおける論理ア
ドレス空間（１１）、（２１）・・・上での固定番地以
降の番地に自己プロセッサ用プレフイックス変換領域（
１２）、（２２）・・・を対応させるため、当該個々の
プロセッサが上記固定番地以降の自己プロセッサ用プレ
フイックス変換領域（１２）、（２２）・・・の論理ア
ドレスをアクセスしたとき、プレフイックス・レジスタ
（１３０）、（１３１）・・・の内容を加算して上記絶
対アドレス空間（１）上での当該プロセッサ用プレフイ
ックス変換領域（３）、（４）・・・をアクセスする構
成を有するマルチプロセッサ・システムにおいて、論理
アドレスにおける番地ａから番地（ｅ−１）までの番地
に対応するページ・テーブル（１０１）について当該ペ
ージ・テーブル（１０１）の内容を少なくとも通常運転
時にインバリッド状態に保持するよう構成せしめてなり
、 上記複数のプロセッサ（１３０）、（１３１）・・・の
夫々が論理アドレスにおける番地ａから番地（ｅ−１）
までの番地をアクセスした際に、上記ページ・テーブル
（１０１）の内容のインバリッド状態に起因してプログ
ラム・チェック状態が発生するように構成しておく ことを特徴とするマルチプロセッサ・システムにおける
メモリ保護方式。[Claims] A plurality of processors (120
), (121) . , (21)...The self-processor prefix conversion area (
12), (22)..., when each processor accesses the logical address of its own processor prefix conversion area (12), (22)... after the fixed address, the prefix A multifunction device having a configuration that adds the contents of registers (130), (131), etc. to access the prefix conversion area (3), (4), etc. for the processor in the absolute address space (1). In the processor system, the contents of the page table (101) corresponding to addresses from address a to address (e-1) in the logical address are held in an invalid state at least during normal operation. Each of the plurality of processors (130), (131), etc. has a logical address from address a to address (e-1).
Memory protection in a multiprocessor system characterized by being configured so that a program check state occurs due to an invalid state of the contents of the page table (101) when the address up to is accessed. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17206585A JP2868209B2 (en) | 1985-08-05 | 1985-08-05 | Memory protection device in multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17206585A JP2868209B2 (en) | 1985-08-05 | 1985-08-05 | Memory protection device in multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6232555A true JPS6232555A (en) | 1987-02-12 |
| JP2868209B2 JP2868209B2 (en) | 1999-03-10 |
Family
ID=15934883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17206585A Expired - Lifetime JP2868209B2 (en) | 1985-08-05 | 1985-08-05 | Memory protection device in multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868209B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303987B1 (en) | 1999-01-18 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Compression bonded type semiconductor device |
-
1985
- 1985-08-05 JP JP17206585A patent/JP2868209B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303987B1 (en) | 1999-01-18 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Compression bonded type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2868209B2 (en) | 1999-03-10 |
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