JPS6232531A - Carry propagating circuit - Google Patents
Carry propagating circuitInfo
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- JPS6232531A JPS6232531A JP60171067A JP17106785A JPS6232531A JP S6232531 A JPS6232531 A JP S6232531A JP 60171067 A JP60171067 A JP 60171067A JP 17106785 A JP17106785 A JP 17106785A JP S6232531 A JPS6232531 A JP S6232531A
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- mos
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- transistor
- circuit
- carry
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高速加算回路に於ける。キャリー伝播回路の動
作速度の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention is in high-speed adder circuits. This invention relates to improving the operating speed of carry propagation circuits.
従来のキャリー伝播回路は１例えば特開昭５９−１００
３２号公報に示されるように、トランスファーＭＯＳト
ランジスタとディスチャージＭＯ３）−ランジスタがベ
アになったものを、単に複数段接続して構成されていた
。The conventional carry propagation circuit is 1, for example, JP-A-59-100.
As shown in Japanese Patent Application No. 32, it was constructed by simply connecting a plurality of bare transfer MOS transistors and discharge MO3) transistors in multiple stages.
第２図は、ｎビットキャリー伝播回路に於ける。FIG. 2 shows an n-bit carry propagation circuit.
キャリー伝播部分の回路例である。This is an example of a circuit of a carry propagation part.
図中＋ ４１．４２，４３，４４．４５及び４６はＮＭ
Ｏ８，５１，５２及び５３には２値の排他的論理和が入
力される。５４．５５及び５６に＆よ２値の論理積が入
力される。７０は１ビット分のキャリー伝播回路である
。+ 41.42, 43, 44.45 and 46 in the figure are NM
A binary exclusive OR is input to O8, 51, 52 and 53. 54, 55 and 56 are input with the logical product of & and other binary values. 70 is a carry propagation circuit for one bit.
従来は、７０の様な回路を多段設続することにより所望
のキャリー伝播回路を構成していた。Conventionally, a desired carry propagation circuit has been constructed by arranging circuits such as 70 in multiple stages.
そのため、ノード６１，６２及び６３に於ける接合容量
がｎ段目の接合容量と等しくなり、結果として回路の動
作速度を遅くしてしまた。Therefore, the junction capacitance at nodes 61, 62, and 63 becomes equal to the junction capacitance of the n-th stage, and as a result, the operating speed of the circuit is slowed down.
また、次段との接続関係等から一般にＣＭＯＳ回路では
、６１．６２及び６３の各ノードを、接地電位から電源
電圧まで振幅させる必要があった。Furthermore, in general, in a CMOS circuit, each of the nodes 61, 62 and 63 needs to be made to swing from the ground potential to the power supply voltage due to the connection relationship with the next stage.
本発明の目的は、従来のキャリー伝播回路の欠点を改良
することにより、より高速で動作するキャリー伝播回路
を提供することにある。An object of the present invention is to provide a carry propagation circuit that operates at higher speed by improving the drawbacks of conventional carry propagation circuits.
本発明のキャリー伝播回路の特徴は、まず第１に、トラ
ンスファーＭｏＳトランジスタ及びディスチャージＭＯ
ＳトランジスタのＭＯＳサイズを、各ビットごとに変え
たことにある。The carry propagation circuit of the present invention is characterized by, firstly, a transfer MoS transistor and a discharge MOS transistor.
This is because the MOS size of the S transistor is changed for each bit.
第２に、出力段にバイポーラトランジスタを付加するこ
とにより、内部を低振幅動作させたことにある。Second, by adding a bipolar transistor to the output stage, the internal operation can be performed with low amplitude.
以下５本発明の一実施例について説明する。第１図は４
ビツトキャリー伝播回路の例であり、図中１及び２は抵
抗、３はＮＰＮバイポーラトランジスタ、６〜１４はＮ
Ｍｏ５）−ランジスタ、２３はＧＮＤ端子、２４は電源
端子である。３６は下位からのキャリー人力、３０は上
位へのキャリー出力である。３２〜３５には２値の排他
的論理和が入力され、３７〜４０には２値の論理積が入
力される。次に回路の動作について説明する。Five embodiments of the present invention will be described below. Figure 1 is 4
This is an example of a bit carry propagation circuit, in which 1 and 2 are resistors, 3 is an NPN bipolar transistor, and 6 to 14 are NPN bipolar transistors.
Mo5) - transistor, 23 is a GND terminal, and 24 is a power supply terminal. 36 is the carry power from the lower level, and 30 is the carry output to the higher level. Binary exclusive ORs are input to 32-35, and binary ANDs are input to 37-40. Next, the operation of the circuit will be explained.
ノード２９からＧＮＤへの電流バスがないと仮定すると
、ノード２９は１４１ ｘ ｇｈ ＩＴとなりＮＰＮト
ランジスタ３はＯＮする。したがって上位へのキャリー
出力３０は“Ｌｏｗ”となり、キャリーの桁上げは行な
われない。Assuming that there is no current bus from node 29 to GND, node 29 becomes 141 x gh IT and NPN transistor 3 is turned on. Therefore, the carry output 30 to the higher order becomes "Low" and no carry is performed.
又逆に、６〜１４の一連のＭＯＳトランジスタがＯＮｕ
、ノード２９からＧＮＤへの電流パスができると、ノー
ド２９は”Ｌｏｗ”となりＮＰＮトランジスタ３はＯＦ
Ｆする。したがってキャリー出力３０は’ ）Ｉｉｇｈ
″となり１次段へキャリーが伝播される。Conversely, a series of 6 to 14 MOS transistors
, when a current path is established from node 29 to GND, node 29 becomes "Low" and NPN transistor 3 becomes OF.
F. Therefore, the carry output 30 is ' )Iigh
'', and the carry is propagated to the primary stage.
ここで、ノード２９からＭＯＳトランジスタ９゜８．７
．６及び１０を介してＧＮＤへ通じる経路（以下パス１
と呼ぶ）と、ＭＯＳトランジスタ９゜８．７及び１１を
介してＧＮＤへ通じる経路（以下バス２と呼ぶ）につい
て比較してみる。Here, from node 29 to MOS transistor 9°8.7
．． 6 and 10 to GND (path 1 below)
(hereinafter referred to as bus 2) and a path leading to GND via MOS transistors 9°8.7 and 11 (hereinafter referred to as bus 2).
ノード２６からＧＮＤ間で、バス１の方はＭｏ５６及び
１０とＭｏ８を直列に２段接続しているのに対し、バス
２の方はＭＯＳＩＩの１段だけである。Between node 26 and GND, bus 1 has two stages of Mo56 and Mo10 and Mo8 connected in series, while bus 2 has only one stage of MOS II.
これをＭｏ５のインピーダンスについて比較すると、バ
ス２の方が小さい。Comparing this with respect to the impedance of Mo5, bus 2 is smaller.
この回路の最高動作速度はバス１で決定する為、回路の
動作速度を落とすことなく、バス２のインピーダンスを
バス１のそれと同等まで大きくすることができる。すな
わち、Ｍｏ８ＩＩのＭＯＳサイズをＭｏ８ＩＯよりも小
さくできる。Since the maximum operating speed of this circuit is determined by bus 1, the impedance of bus 2 can be increased to be equal to that of bus 1 without reducing the operating speed of the circuit. That is, the MOS size of Mo8II can be made smaller than that of Mo8IO.
この様に考えていくと、Ｍｏ５ＩＯよりもＭｏ８１１、
Ｍｏ８ＩＩよりもＭｏ８１２、Ｍｏ８１２よりもＭｏ５
１３と、だんだんＭＯＳサイズを小さくできる。If you think about it this way, Mo811 is better than Mo5IO,
Mo812 than Mo8II, Mo5 than Mo812
13, the MOS size can be gradually reduced.
以上のことを実施例に基づいて定量的に示す。The above will be quantitatively illustrated based on examples.
バス１に於るＭｏ８９，８，７．６及び１ｏのＭＯＳサ
イズをＷとすると、Ｍｏ８１１のサイズｔｔＷ／２、Ｍ
ｏ８１２のサイズはＷ／３．Ｍｏ８１３のサイズはＷ／
４、Ｍｏ８１４（７）サイズはＷ１５となる。これによ
りノード２６，２７，２８及び２９の接合容量が全体で
２１％程度減少し、その分バス１での最高動作速度も上
がる。If the MOS size of Mo89, 8, 7.6 and 1o in bus 1 is W, then the size of Mo811 is ttW/2, M
The size of o812 is W/3. The size of Mo813 is W/
4. Mo814 (7) size is W15. As a result, the junction capacitance of nodes 26, 27, 28, and 29 is reduced by about 21% in total, and the maximum operating speed on bus 1 is increased accordingly.
さらに、出力段にＮＰＮトランジスタ３を付加したこと
により、ノード２９の電気振幅は、 ＮＰＮトランジス
タのベース・エミッタ間電圧で抑えられてしまう。Furthermore, by adding the NPN transistor 3 to the output stage, the electrical amplitude of the node 29 is suppressed by the base-emitter voltage of the NPN transistor.
回路の遅延時間は、容量負荷及び振幅電圧に比例して小
さくなる。すなわち、本実施例によると各ノードの接合
容量が小さくなり、内部の電圧振幅を低減したことによ
り１回路の動作速度を速くすることができる。又、この
回路を集積回路上で実現するためのセル面積も小さくで
きる等の効果がある。The delay time of the circuit decreases in proportion to the capacitive load and the amplitude voltage. That is, according to this embodiment, the junction capacitance of each node is reduced, and the internal voltage amplitude is reduced, so that the operating speed of one circuit can be increased. Further, the cell area for realizing this circuit on an integrated circuit can also be reduced.
以上述べた様に本発明によれば、充放電する各ノードの
接合容量を従来より小さくでき、又、キャリーが伝播す
る部分を低振幅動作させることができるため、回路の動
作速度を速くする効果がある。As described above, according to the present invention, the junction capacitance of each charging/discharging node can be made smaller than before, and the portion where carry propagates can be operated with low amplitude, which has the effect of increasing the operating speed of the circuit. There is.
第１図は４ビツトのキャリー伝播回路を示す図、第２図
はキャリー伝播回路に於て、キャリーを伝播させる。あ
る一部分を示す図である。
６．７，８，９，１０，１１，１２，１３．１４・・・
ＮＭＯＳトランジスタ、３・・・バイポーラトランジス
タ。FIG. 1 shows a 4-bit carry propagation circuit, and FIG. 2 shows a carry propagation circuit in which a carry is propagated. It is a figure which shows a certain part. 6.7, 8, 9, 10, 11, 12, 13.14...
NMOS transistor, 3... bipolar transistor.
Claims (1)
Ｓトランジスタと、第２の信号をゲート入力とするディ
スチャージＭＯＳトランジスタとを具備して成る、キャ
リー伝播回路に於て、上記トランジスタのＭＯＳサイズ
を各ビットごとに変えたことを特徴とするキャリー伝播
回路。 ２、特許請求の範囲第１項に於て、出力段にバイポーラ
トランジスタを付加したことを特徴とするキャリー伝播
回路。 ３、特許請求の範囲第１項または第２項に於て、上位ビ
ットへ行くにしたがい、ディスチャージＭＯＳトランジ
スタのサイズをしだいに小さくしたことを特徴とするキ
ャリー伝播回路。[Claims] 1. Transfer MO with first signal as gate input
A carry propagation circuit comprising an S transistor and a discharge MOS transistor whose gate input is a second signal, characterized in that the MOS size of the transistor is changed for each bit. . 2. The carry propagation circuit according to claim 1, characterized in that a bipolar transistor is added to the output stage. 3. The carry propagation circuit according to claim 1 or 2, characterized in that the size of the discharge MOS transistor is gradually reduced as one goes to the upper bits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171067A JPS6232531A (en) | 1985-08-05 | 1985-08-05 | Carry propagating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171067A JPS6232531A (en) | 1985-08-05 | 1985-08-05 | Carry propagating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232531A true JPS6232531A (en) | 1987-02-12 |
Family
ID=15916428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171067A Pending JPS6232531A (en) | 1985-08-05 | 1985-08-05 | Carry propagating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232531A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6241827B1 (en) * | 1998-02-17 | 2001-06-05 | Tokyo Electron Limited | Method for cleaning a workpiece |
-
1985
- 1985-08-05 JP JP60171067A patent/JPS6232531A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6241827B1 (en) * | 1998-02-17 | 2001-06-05 | Tokyo Electron Limited | Method for cleaning a workpiece |
| US6357458B2 (en) | 1998-02-17 | 2002-03-19 | Tokyo Electron Limited | Cleaning apparatus and cleaning method |
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