JPS6228994A - Memory integrated circuit - Google Patents
Memory integrated circuitInfo
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- JPS6228994A JPS6228994A JP60168204A JP16820485A JPS6228994A JP S6228994 A JPS6228994 A JP S6228994A JP 60168204 A JP60168204 A JP 60168204A JP 16820485 A JP16820485 A JP 16820485A JP S6228994 A JPS6228994 A JP S6228994A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック型メモリ集積回路(IC)に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to dynamic memory integrated circuits (ICs).
従来、この種のメモリI Cは、行アドレスストローブ
RA、S と列アドレスストローブCAS の2つの
クロックを必要とし、アドレスをメモリセル配列の行と
列に合わせて行アドレスRA、列アドレスCAとに分は
時分割で転送する方式が一般的である。この方式のメモ
IJ’ I Cでは、通常のリード、ライト動作の他に
ページモードと呼ばれる動作モードが付加されているこ
とが多い。このページモードについては、例えばオーム
社発行の図書1’−L S Iハンドブック」(198
4年)の492頁に説明さねでいる。Conventionally, this type of memory IC requires two clocks: a row address strobe RA,S and a column address strobe CAS, and the address is set to the row address RA and column address CA according to the row and column of the memory cell array. Generally, minutes are transferred by time division. In this type of memo IJ'IC, an operation mode called page mode is often added in addition to normal read and write operations. Regarding this page mode, for example, see Book 1'-LSI Handbook (1988) published by Ohmsha.
It is explained on page 492 of 4th grade).
このページモードは行アドレスストローブRA8と行ア
ドレスRAで決まるメモリセル配列の1行分のデータを
1ページと考え、ページ内のブータラ列アドレスストロ
ーブCAS と列アドレスGAとで高速に斡出すとい
うモードである。第4図はベージモードのリードのタイ
ムチャートを示すものである。時刻T、迄は通常のリー
ド動作と同じで、RAS の立下りとCASの立下りで
決まるRAOとCAOにより選択されたビットの出力D
Oが読出される。このページモードでは、この後RAS
がオンの状態でCA8 と同期して任意の列アビレフ
0人をCAI、CA2・・・・・・CAnと入力するこ
とにより、最初のRAOで決まるページ内のデータDI
、D2・・・Dnが順次読出される。This page mode is a mode in which the data for one row of the memory cell array determined by the row address strobe RA8 and row address RA is considered as one page, and data is sent out at high speed using the booter column address strobe CAS and column address GA within the page. be. FIG. 4 shows a time chart for reading in the page mode. Up to time T, the operation is the same as normal read operation, and the output D of the bit selected by RAO and CAO is determined by the falling edge of RAS and the falling edge of CAS.
O is read. In this page mode, after this RAS
is on, synchronize with CA8 and enter any column with 0 people as CAI, CA2...CAn, the data DI in the page determined by the first RAO
, D2...Dn are sequentially read out.
一方、この種のメモIJ I Cの出力は通常複数のメ
モリICの出力とワイアードして使用されるためトライ
ステートとなっており、CAS オフにより出力が高イ
ンピーダンス状態になるよう制御さJlている。On the other hand, the output of this type of memory IC is usually tri-stated because it is wired with the output of multiple memory ICs, and the output is controlled to be in a high impedance state when CAS is turned off. .
上述した従来のダイナミ゛ツクメモリICの代表的な規
格例としては、ページモードのCA8 の繰返しのペー
ジザイクルタイムをtpc、 CASの立下りから出力
布のアクセスタイムをjcAccA8オンから出力高イ
ンピーダンス迄の時間をtoFFとすると、次のように
なっている。Typical specifications for the conventional dynamic memory IC mentioned above include tpc for the page cycle time of CA8 repetition in page mode, and jcAcc for the access time of the output cloth from the fall of CAS to the time from A8 on to output high impedance. Letting toFF be as follows.
tpc =最小120nli tcAc””最大 5Qns t CA8 −最小 5Qns t OFF −最小 Qns tcp =に小 5Qns 従って最小ページサイクルで動作させるときtよ。tpc = minimum 120nli tcAc""Maximum 5Qns t CA8 - Minimum 5Qns t OFF - Minimum Qns tcp = small 5Qns Therefore, when operating with the minimum page cycle.
出力の有効時間幅はQnsとなる。しかし、実用の場合
には必ずある有効時間幅を必要とするから、その分だけ
tcA8を大きくして、出力の有効幅を確保する必要が
ある。例えば、出力有効幅4Qnsを確保するためには
、’CAsを100nsにする必要があり、この場合に
tr’cは160 naに増加し、高速メモリ装置の実
現には不都合となる。The effective time width of the output is Qns. However, in practical use, a certain effective time width is always required, so it is necessary to increase tcA8 by that amount to ensure the effective output width. For example, in order to secure an output effective width of 4 Qns, it is necessary to set 'CAs to 100 ns, and in this case, tr'c increases to 160 na, which is inconvenient for realizing a high-speed memory device.
本発明の目的は、このよう々問題点を解決し、最小のサ
イクルタイムでページモードを実行できるメモリX、C
を提供することにある。An object of the present invention is to solve the above-mentioned problems and to provide memory
Our goal is to provide the following.
本発明のメモIJ I Cけ、第1および第2の制御信
号が共にオンのとき読出し動作を行うメモリアレイ部と
、このメモリアレイ部からの読出しデータを前記第1の
制御信号がオンで第2の制御信号がオフのときラッチす
るラッチ回路と、このラッチ回路の出力を受けて前記第
1の制御信号がオフのとき出力を高インピーダンス状態
にするトライステート出力回路とを含み構成される。Memo IJIC of the present invention includes a memory array section that performs a read operation when both first and second control signals are on, and a memory array section that performs a read operation when both the first and second control signals are on, and a memory array section that performs a read operation when the first control signal is on and the read data from this memory array section is read out when the first control signal is on. The first control signal is configured to include a latch circuit that latches when the second control signal is off, and a tristate output circuit that receives the output of the latch circuit and puts the output into a high impedance state when the first control signal is off.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例を示すメモIJIcのブロッ
ク図である。本実施例は、記憶部1と、データラッチ2
と、出力バッファ3と、インバータ4と、ANDゲート
5とから構成される。記憶部1は、メモリアレイのメモ
リセルマトリックス、アドレスデコーダ等からなるが、
ここでは説明を省略する。この記憶部1からの読出しデ
ータRDけ、データラッチ2に入力され、このデータラ
ッチ2の出力TLD’は、トライステートの出力バッフ
ァ3を介して読出しデータ出力Doとして外部に出力さ
れる。また、RAS、CASのクロックは、記憶部1を
制御すると共に、RA8のインバータ4の出力とCAS
とのANDゲート5の出力からデータラッチ2を制御
する信号CP、RASのインバータ4出力から出力バッ
ファ3を制御する信号OCを発生する。FIG. 1 is a block diagram of a memo IJIc showing an embodiment of the present invention. In this embodiment, the storage section 1 and the data latch 2
, an output buffer 3 , an inverter 4 , and an AND gate 5 . The storage unit 1 consists of a memory cell matrix of a memory array, an address decoder, etc.
The explanation will be omitted here. The read data RD from the storage section 1 is input to the data latch 2, and the output TLD' of the data latch 2 is outputted to the outside via the tri-state output buffer 3 as the read data output Do. In addition, the clocks of RAS and CAS control the storage unit 1, and the output of the inverter 4 of RA8 and the clocks of CAS
A signal CP for controlling the data latch 2 is generated from the output of the AND gate 5, and a signal OC for controlling the output buffer 3 is generated from the output of the inverter 4 of RAS.
第2図はこれらRAS、CA8とCP 、QCとの関係
を示す真理値表であり、第3図は本実施例によるベージ
モードのタイミングチャートを示す。FIG. 2 is a truth table showing the relationship between RAS, CA8, CP, and QC, and FIG. 3 is a timing chart of the page mode according to this embodiment.
記憶部1からの読出しデータ出力RDは、CASの立下
りから一定時間稜に読出しデータとして確定し、CA8
オフで不確定となる。CPが「0」の間RDがそのまま
RIyに出力されCPの立上りでRDをラッチし、CP
が「1」の間その読出しデータを保持する。また、OC
は「1」でトライステートバッファの出力DOはアクテ
ィブになりRFが読出され、OCが「O」でDOijハ
イインピーダンスとなる。The read data output RD from the storage unit 1 is determined as read data at the edge for a certain period of time from the falling edge of CAS, and then CA8
Undefined when off. While CP is "0", RD is output as is to RIy, RD is latched at the rising edge of CP, and CP
The read data is held while the bit is "1". Also, O.C.
When is "1", the output DO of the tri-state buffer becomes active and RF is read out, and when OC is "O", DOij becomes high impedance.
本実施例の代表的な時間例としては、最小ページサイク
ルtpc = 12On@のときでもtOFF−1cP
−最小5Qnsとなり、6Qnsの出力データ有効幅が
確保出来る。従って、従来のように出力の有効幅を確保
するためにCASオン幅を広げる必要はない。また、R
ASオフで出力はハイインピーダンスに制御するため、
複数のICの出力をワイヤ。As a typical time example of this embodiment, even when the minimum page cycle tpc = 12On@, tOFF-1cP
-The minimum is 5Qns, and an output data effective width of 6Qns can be secured. Therefore, there is no need to widen the CAS on width in order to ensure the effective output width as in the conventional case. Also, R
Since the output is controlled to high impedance when AS is off,
Wire the outputs of multiple ICs.
−ドオアすることも従来通り可能である。-Door is also possible as before.
以上訝明したように、本発明は、RASオンの間のCA
Sの立上りで読出しデータをラッチ出来る構成とするこ
とにより、CAS オフの間のラッチされたデータを有
効に活用出来るため、最小のサイクルタイムで高速なペ
ージモードを実行することが可能となる。As explained above, the present invention provides CA
By adopting a configuration in which read data can be latched at the rising edge of S, the data latched while CAS is off can be effectively utilized, making it possible to execute a high-speed page mode with a minimum cycle time.
第1図は本発明の一実施例のメモIJ I Cのブロッ
ク図、第2図は第1図のICのクロックRAS。
CAS と内部信号CP、QCの真理値図、第3図は第
1図のページモード動作のタイムチャート、第4図は従
来のメモIJIcのページモード動作のタイムチャート
である。
1・・・・・・記憶部、2・・・・・・データラッチ、
3・・・・・・出カハッファ、4・・・・・・インバー
タ、5・・・・・・ANDゲート。
7/−゛。
代理人 弁理士 内 原 晋(′、 □峯1
圀
峯21¥]FIG. 1 is a block diagram of a memory IJIC according to an embodiment of the present invention, and FIG. 2 is a clock RAS of the IC shown in FIG. A truth value diagram of CAS and internal signals CP and QC, FIG. 3 is a time chart of the page mode operation of FIG. 1, and FIG. 4 is a time chart of the page mode operation of the conventional memory IJIc. 1...Storage unit, 2...Data latch,
3... Output huffer, 4... Inverter, 5... AND gate. 7/-゛. Agent: Susumu Uchihara (', □Mine 1)
Kunimine 21 yen]
Claims (1)
を行うメモリアレイ部と、このメモリアレイ部からの読
出しデータを前記第1の制御信号がオンで第2の制御信
号がオフのときラッチするラッチ回路と、このラッチ回
路の出力を受けて前記第1の制御信号がオフのとき出力
を高インピーダンス状態にするトライステート出力回路
とを含むメモリ集積回路。a memory array section that performs a read operation when both the first and second control signals are on; and a memory array section that latches read data from the memory array section when the first control signal is on and the second control signal is off. and a tri-state output circuit that receives an output of the latch circuit and puts the output in a high impedance state when the first control signal is off.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60168204A JPS6228994A (en) | 1985-07-29 | 1985-07-29 | Memory integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60168204A JPS6228994A (en) | 1985-07-29 | 1985-07-29 | Memory integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6228994A true JPS6228994A (en) | 1987-02-06 |
Family
ID=15863716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60168204A Pending JPS6228994A (en) | 1985-07-29 | 1985-07-29 | Memory integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6228994A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0223591A (en) * | 1988-05-26 | 1990-01-25 | Internatl Business Mach Corp <Ibm> | Computer system, method of reading and transferring memory in computer system, method of memory control and memory controller |
US5600607A (en) * | 1994-05-31 | 1997-02-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can read out data at high speed |
-
1985
- 1985-07-29 JP JP60168204A patent/JPS6228994A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0223591A (en) * | 1988-05-26 | 1990-01-25 | Internatl Business Mach Corp <Ibm> | Computer system, method of reading and transferring memory in computer system, method of memory control and memory controller |
US5600607A (en) * | 1994-05-31 | 1997-02-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can read out data at high speed |
US5729502A (en) * | 1994-05-31 | 1998-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can read out data at high speed |
US5907509A (en) * | 1994-05-31 | 1999-05-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can read out data at high speed |
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