JPS62285147A - Tracer control system - Google Patents
Tracer control systemInfo
- Publication number
- JPS62285147A JPS62285147A JP61127883A JP12788386A JPS62285147A JP S62285147 A JPS62285147 A JP S62285147A JP 61127883 A JP61127883 A JP 61127883A JP 12788386 A JP12788386 A JP 12788386A JP S62285147 A JPS62285147 A JP S62285147A
- Authority
- JP
- Japan
- Prior art keywords
- tracer
- control
- signal
- tracer control
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000700 radioactive tracer Substances 0.000 title claims abstract description 80
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
＆ 発明の詳細な説明
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムにおけるトレーサ
制御方式に係り、各プロセッサ個別のトレース情報を採
取する場合に好適なトレーサ制御方式に関する。[Detailed Description of the Invention] & Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a tracer control method in a multiprocessor system, and is a tracer control method suitable for collecting trace information for each processor. Regarding.
従来の装置は、特開昭５６−１１０１６２号公報に記載
のように、主にシングルプロセッサのトレース情報採取
方式に係るものとなっていた。しかしマルチプロセッサ
特有の各プロセッサ個別のトレース情報の採取方式につ
いては配慮されていなかった。Conventional devices are mainly related to a single processor trace information collection method, as described in Japanese Patent Laid-Open No. 56-110162. However, no consideration was given to the method of collecting trace information for each individual processor, which is unique to multiprocessors.
上ｇピ従来技術は、シングルプロセッサのトレース情報
採取方式には有効である。しかし処理装置のトレース情
報を採取する場合、トレース情報採取スタート、ストッ
プ信号等のトレーサ制御信号は、処理装置のハードウェ
アの種々の要因ならびに処理装置で実行しているプログ
ラムによって制御されるため、マルチプロセッサシステ
ムのトレース情報採取方式への単なる応用として各処理
装置からのトレーサ制御信号をオアして用いる場合、各
処理装置から独立に発せられた該信号のため、採取され
たトレース情報が不連続になってしまうという問題があ
った。The above conventional technology is effective for a single processor trace information collection method. However, when collecting trace information of a processing device, tracer control signals such as trace information collection start and stop signals are controlled by various factors of the processing device's hardware and the program running on the processing device. When ORing tracer control signals from each processing unit as a simple application to the trace information collection method of a processor system, the collected trace information may be discontinuous because the signals are issued independently from each processing unit. There was a problem that it became.
本発明の目的は、マルチプロセッサシステムのトレース
情報採取方式において採取トレース情報が各処理装置が
独立に発するトレーサ制御信号のために不連続になって
しまうという問題点を解決することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the problem that in a trace information collection method of a multiprocessor system, the collected trace information becomes discontinuous due to tracer control signals independently issued by each processing device.
上記目的は、マルチプロセッサにおける各処理装置から
のトレーサ制御信号をトレーサ制御装置内のシステムト
レーサ制御部に導く段階で、該信号群を個別に有効また
は無効にするトレーサ制御信号制御部を付加し該制御部
出力信号をシステムトレーサ制御部に入力することによ
り達成される。The above purpose is to add a tracer control signal control unit that individually enables or disables a group of signals at the stage of guiding tracer control signals from each processing unit in a multiprocessor to a system tracer control unit in a tracer control device. This is accomplished by inputting the controller output signal to the system tracer controller.
本発明ではトレーサ制御信号制御部内に各処理装置対応
の制御フリップ７０ツブを付加することにより実現して
いる。In the present invention, this is realized by adding a control flip 70 corresponding to each processing device in the tracer control signal control section.
上記の制御７リノプフロツプは通常の場合スキャンイン
・アウトによりマルチプロセッサの個々の処理装置のト
レーサ制御信号が有効であるか無効であるかを制御する
が、この制御フリップフロップにバードウ゛エア回路を
接続することにより、ハードウヱアレベルでマルチプロ
セッサの各処理装置のトレーサ制御信号を各嵌置対応に
有効または無効にすることもできる。また本制御フリッ
プフロップを特定のモードに設定すれば、従来のトレー
ス情報採取方式と同様なトレース採取も可能である。The control flip-flop described above normally controls whether the tracer control signal of each processing unit of the multiprocessor is valid or invalid by scan-in/out, but it is possible to connect a hardware circuit to this control flip-flop. Accordingly, it is also possible to enable or disable the tracer control signal of each processing unit of the multiprocessor at the hardware level corresponding to each insertion. Furthermore, if this control flip-flop is set to a specific mode, trace collection similar to the conventional trace information collection method is also possible.
以下１本発明の一実施例を図面を用いて説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例のシステム構成図である。第
１図において１０１ 、１０２ 、１０３゜１０４はマ
ルチプロセッサシステムにおける各処理装置＃Ｃ以下Ｉ
ＰＯ、ＩＰｌ、 ＩＰ５、−−−−−・ＩＰｎと略す）
、１０５＋ｏ６．１ｏ７ 、１０８は各ＩＰでのトレー
サ制御部、１０９はトレーサ制御装置、１１０はトレー
サ制御信号制御部、１１１はシステムトレーサ制御部、
１１２１１５ 、１１ 、１１５は各ＩＰからのトレー
サ制御信号線群を示す。FIG. 1 is a system configuration diagram of an embodiment of the present invention. In FIG. 1, 101, 102, 103, and 104 indicate each processing unit #C and I below in the multiprocessor system.
(abbreviated as PO, IPl, IP5, ------・IPn)
, 105+o6.1o7, 108 is a tracer control unit in each IP, 109 is a tracer control device, 110 is a tracer control signal control unit, 111 is a system tracer control unit,
112115, 11, and 115 indicate a group of tracer control signal lines from each IP.
いま、例えばＩＰ ０ 、１ｏ１ でエラー発生等によ
るトレーサを制御しなければならない事象が発生したと
する。この場合トレーサ制御信号はＩＰ。For example, suppose that an event occurs at IP 0, 1o1 that requires control of the tracer due to the occurrence of an error or the like. In this case the tracer control signal is IP.
内のトレーサ制御部１０５で作成され、ＩＰｏ内トレー
サ制御信号線群１１２を通してトレーサ制御装置１０９
内、トレーサ制御信号制御部１１（］ ｌ￥通してトレ
ーサ制御装置内システムトレーサ制御部１１１内に伝達
されシステム全体のトレーサを制御する。It is created by the tracer control unit 105 in the IPo, and is sent to the tracer control device 109 through the tracer control signal line group 112 in the IPo.
Among them, the tracer control signal is transmitted through the tracer control signal controller 11(]l\ to the system tracer controller 111 in the tracer controller to control the tracer of the entire system.
この動作は他ＩＰでトレーサを制御しなければならない
事象が発生した場合も同様である。マルチプロセッサシ
ステムにおいては各ＩＰでのトレーサ制御事象の発生す
る胃率はほぼ独立と考えられるから各ＩＰ間でトレーサ
制御事象が混在しあってシステムトレーサ制御部１１１
に送らねることはマルチプロセッサの多重度が増加する
に従って増すと考えられ、その場合システムトレーサ制
御情報によって制御されたトレース情報は、不連続なも
のとなってしまう。本発明ではトレーサ制御信号制御部
１１０内に新たに制御クリップフロップを設けることに
より上記問題を解決した。トレーサ制御信号制御部１１
０内の詳細論理図を第２図に示す。This operation is the same even when an event occurs in which the tracer must be controlled by another IP. In a multiprocessor system, the rate at which tracer control events occur in each IP is considered to be almost independent, so tracer control events coexist between each IP and the system tracer control unit 111
It is thought that the problem of not being able to send trace information to the system tracer control information increases as the degree of multiprocessor multiplicity increases, and in that case, the trace information controlled by the system tracer control information becomes discontinuous. In the present invention, the above problem is solved by newly providing a control clip-flop in the tracer control signal control section 110. Tracer control signal controller 11
A detailed logic diagram within 0 is shown in FIG.
第２図において、２０１はＩＰ ｏからのトレーサホー
ルト信号、２０２はＩＰＯからのトレーサリセット信号
で、ホールド信号２０１はフリップ７０ツブ２１３のセ
ット端子、リセット信号２０２はフリップフロップ２１
３のリセット４子に入力される。また２０３はＩＰｏか
らのトレーサストップ信号、２０４はＩＰＯからの°ト
レーサスタート信号で、ストップ信号２０３はフリップ
７０ツブ２１４のセット端子スタート信号＋ｉフリップ
フロップ２１４のリセット４子に入力される。２１９は
フリップフロップ２１６２１４の出力をオアして得られ
る信号でトレーサをホールドまたはストップさせるとき
にオンとなりそれ以外はオフである。信号線２２５には
信号線２１９の値と本発明で追加された制御７リツプフ
ロツプ２２０の出力信号の反転信号とアンドをとった信
号が伝わり、制御フリップフロップ２２０の出力信号の
値がオンのときは信号線２１９の結果が信号線２２５に
伝わらずＩＰＯのトレーサ制御信号の情報は第１図のシ
ステムトレーサ制御部１１１には伝わらないため、ＩＰ
Ｏのトレーサ制御情報はシステム全体には影響がない。In FIG. 2, 201 is a tracer hold signal from IP o, 202 is a tracer reset signal from IPO, hold signal 201 is the set terminal of flip 70 knob 213, and reset signal 202 is the flip flop 21.
Reset of 3 is input to 4 children. Further, 203 is a tracer stop signal from the IPo, 204 is a tracer start signal from the IPO, and the stop signal 203 is input to the set terminal start signal of the flip 70 tube 214+the reset 4 children of the i flip-flop 214. A signal 219 is obtained by ORing the output of the flip-flop 216214, and is turned on when holding or stopping the tracer, and is turned off otherwise. A signal obtained by ANDing the value of the signal line 219 and the inverted signal of the output signal of the control flip-flop 220 added in the present invention is transmitted to the signal line 225, and when the value of the output signal of the control flip-flop 220 is on, Since the result of the signal line 219 is not transmitted to the signal line 225 and the information of the IPO tracer control signal is not transmitted to the system tracer control unit 111 in FIG.
The tracer control information of O has no effect on the entire system.
信号線２２５は他ＩＰからのトレーサ制御信号２２６
、２２７とオアされ、信号線２２８のトレーサライトイ
ネーブル信号となり、信号線２２９でＩＰＯへ、信号機
工Ｐ１へ、・・・・・・信号線２３１でＩＰｎへ伝わる
。The signal line 225 is a tracer control signal 226 from another IP.
, 227, and becomes a tracer write enable signal on a signal line 228, which is transmitted via a signal line 229 to IPO, to signal mechanic P1, . . ., to IPn via signal line 231.
上記説明では主にＩＰＯのトレーサ制御信号制御部につ
き述べたが、同様な論理が各ＩＰＫ対し付加されており
ＩＰｌにおける該付加論理は次のようになる。すなわち
、２０５はＩＰｌからのトレーサホールド信号、２０６
はＩＰｌかものトレーサリセット信号、２０７はＩＰｌ
からのトレーサストップ信号、２０８は工Ｐ１からのト
レーサスタート信号で、ホールド信号２０５はフリップ
７０ツブ２１５のセット端子、リセット２０６はフリッ
プフロップ２１５のリセッ）４子に入力される。また、
ストップ信号２０７はフリップ７０ツブ２１６のセット
端子、スタート信号２０８はフリップ７０ツブ２１６の
リセッ）４子に入力される。工Ｐ１での信号線２２１は
ＩＰＯの信号線２１９に対ルし、本発明により追加され
る工Ｐ１用制御フリップフロップは２２２である。制御
フリップフロップにより制御されＩＬ’１のトレーサ制
御信号は信号線２２６に伝わる。ＩＰｎ・の場合も同様
に、ＩＰｏの論理と対比すると、２０１と２０９ 、２
０２と２１０ 、２０３と２１１ 、２０４と２１２゜
２１３と２１７ 、２１４と２１８ 、２１９と２２５
、２２０と２２４゜２２５と２２７がそれぞれ対応す
る。In the above description, the tracer control signal controller of IPO was mainly described, but similar logic is added to each IPK, and the added logic in IPl is as follows. That is, 205 is the tracer hold signal from IPl, 206
is IPl tracer reset signal, 207 is IPl
208 is a tracer start signal from P1, a hold signal 205 is input to the set terminal of the flip-flop 215, and a reset 206 is input to the reset terminal of the flip-flop 215. Also,
The stop signal 207 is input to the set terminal of the flip 70 knob 216, and the start signal 208 is input to the reset terminal of the flip 70 knob 216. The signal line 221 in the process P1 corresponds to the signal line 219 of the IPO, and the control flip-flop 222 for the process P1 is added according to the present invention. The tracer control signal of IL'1, controlled by the control flip-flop, is transmitted to signal line 226. Similarly, in the case of IPn・, when compared with the logic of IPo, 201 and 209, 2
02 and 210, 203 and 211, 204 and 212゜213 and 217, 214 and 218, 219 and 225
, 220 and 224, 225 and 227, respectively.
以上の説明から、スキャンイン動作等で制御フリップフ
ロップ２２０ 、２２２ 、２２４の値を設定すること
により、各ＩＰ対応にトレーサ制御信号の有効、無効を
制御でき、各ＩＰ対応の一貫性のあるトレース情報が採
取でき、マルチプロセッサシステムにおける特定ＩＰに
起因するエラー解析に効果がある。From the above explanation, by setting the values of the control flip-flops 220, 222, and 224 in the scan-in operation, etc., it is possible to control the enable/disable of the tracer control signal for each IP, and to create a consistent trace for each IP. Information can be collected, and it is effective in analyzing errors caused by specific IPs in multiprocessor systems.
本発明によれば、マルチプロセッサシステムにおいて各
処理装置からのトレーサ制御信号を簡単な操作で処理装
置対応に有効、無効とできるので、エラー発生処理装置
のみのトレーサ制御信号のみを有効とすることによりト
レース情報？採取すれば、早期に不良部位を摘出できる
。According to the present invention, in a multiprocessor system, the tracer control signal from each processing device can be enabled or disabled depending on the processing device with a simple operation. Trace information? If the sample is taken, the defective part can be removed at an early stage.
第１図は本発明の一実施例のブロック図、第２図はトレ
ース制御信号制御論理の詳細を示す構成図である。
１０１．１０２ 、１０３ 、１０４・・・各処理装置
、１０５゜１０６ 、１０７ 、１０８・・・各処理装
置内トレーサ制御部、１１２ 、１１５ 、１１．ｉ
、 １１５・・・トレーサ制御信号群、１０９・・・ト
レーサ制御装置、１１０・・・トレーサ制御信号制御部
、１１１・・・システムトレーサ制御部、２２５・・・
ＩＰＯからの制御後のトレーサ制御信号、２２６・・・
工Ｐ１からの制御後のトレーサ制御信号、２２７・・・
ＩＰｎからの制御後のトレーサ制御信号、２２８・・・
トレーサライトイネーブル信号、２２９・・・ＩＰＯ用
トシトレーサライトイネーブル信号線５０・・・工Ｐ１
用トレーサライトイネーブル信号線、２３１・・・ＩＰ
ＴＬ用トレーサライトイネーブル信号線。
〆 ・ ・
第 １［！Ｉ
＋０１FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a configuration diagram showing details of trace control signal control logic. 101.102, 103, 104... each processing device, 105°106, 107, 108... tracer control section in each processing device, 112, 115, 11. i
, 115... Tracer control signal group, 109... Tracer control device, 110... Tracer control signal control section, 111... System tracer control section, 225...
Tracer control signal after control from IPO, 226...
Tracer control signal after control from engineering P1, 227...
Tracer control signal after control from IPn, 228...
Tracer light enable signal, 229... Toshi tracer light enable signal line for IPO 50... Engineering P1
tracer light enable signal line, 231...IP
Tracer light enable signal line for TL. 〆 ・ ・ 1st [! I +01
Claims (1)
る処理装置のトレーサを集中管理するトレーサ制御装置
を有する計算機システムにおいて、トレーサ制御装置内
に、各処理装置から送られて来るトレーサ制御信号群を
制御する制御部を設け、該信号群を個別に有効化または
無効化する制御回路を付加することにより複数の処理装
置の特定の１個または複数個の処理装置の状態に着目し
たトレース情報採取を可能とすることを特徴とするトレ
ーサ制御方式。1. In a computer system having a tracer control device that centrally manages tracers of multiple processing devices and processing devices that accumulate history information of hardware, a group of tracer control signals sent from each processing device is stored in the tracer control device. By providing a control unit that controls the signal group and adding a control circuit that individually enables or disables the signal group, trace information can be collected focusing on the state of a specific one or more of the plurality of processing devices. A tracer control method that is characterized by making it possible.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61127883A JPS62285147A (en) | 1986-06-04 | 1986-06-04 | Tracer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61127883A JPS62285147A (en) | 1986-06-04 | 1986-06-04 | Tracer control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62285147A true JPS62285147A (en) | 1987-12-11 |
Family
ID=14971006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61127883A Pending JPS62285147A (en) | 1986-06-04 | 1986-06-04 | Tracer control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285147A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273146A (en) * | 1988-04-25 | 1989-11-01 | Fujitsu Ltd | Error logging control system |
-
1986
- 1986-06-04 JP JP61127883A patent/JPS62285147A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273146A (en) * | 1988-04-25 | 1989-11-01 | Fujitsu Ltd | Error logging control system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0473452A2 (en) | Work station having multiprocessing capability | |
| JPH02224140A (en) | Interruption testing device | |
| JPS62285147A (en) | Tracer control system | |
| WO1988004075A1 (en) | Coordination of processing elements in a multiprocessor computer | |
| JPH08171504A (en) | Emulation device | |
| JP2970082B2 (en) | Virtual intercluster communication processor | |
| JPS63298175A (en) | Ic test system | |
| JPH02230356A (en) | Bus extension device for information processor | |
| JPS6260035A (en) | Artificial trouble generation system | |
| JPH11167500A (en) | Event circuit and debug system for emulator device | |
| KR960029993A (en) | Interrupt control device in the computer field | |
| JPS62160543A (en) | Emulator | |
| JPH03100853A (en) | Inter-processor communication system | |
| JPH0322146A (en) | Microprogram control device | |
| JPH03232051A (en) | Semaphore access control method | |
| JPS6310244A (en) | Production of faulty dictionary | |
| JPH03204735A (en) | Competitive operation testing system | |
| JPH0373054A (en) | Information processor | |
| JPH03228161A (en) | Interface control system for computer system | |
| JPH02311903A (en) | Programmable controller | |
| ATE115748T1 (en) | CIRCUIT ARRANGEMENT FOR DATA PROCESSING SYSTEMS WITH FUNCTIONAL UNITS CONTROLLED BY MICRO INSTRUCTIONS. | |
| JPH04101239A (en) | Debugging system for information processor | |
| JPS62211742A (en) | Software test system | |
| JPH03111945A (en) | Programmable controller | |
| JPH04158451A (en) | Trace control system |