JPS62281472A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＭＯＳ型集積回路装置（ＭＯ５ＩＣ）等の
半導体装置の製法に関し、特に不純物イオン注入プロセ
スの改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device such as a MOS type integrated circuit device (MO5IC), and particularly relates to an improvement in an impurity ion implantation process.
［発明の概要］
この発明は、半導体基板の表面に薄い絶縁膜を介してポ
リシリコン層を形成した後、このポリシリコン層をおお
ってチタン等のシリサイド形成用全屈を被着して帯電を
防止しつつイオン注入処理を行なうことにより絶縁膜の
静電破壊を防止すると共にシリサイド化によりポリシリ
コン層の低抵抗化を耳痛にしたものである。[Summary of the Invention] This invention involves forming a polysilicon layer on the surface of a semiconductor substrate via a thin insulating film, and then covering the polysilicon layer with a silicide-forming material such as titanium to prevent charging. Electrostatic breakdown of the insulating film is prevented by performing the ion implantation process while preventing this, and the resistance of the polysilicon layer is reduced by silicidation, which is a pain in the ears.
［従来の技術］ 従来、ＭＯ３ＩＣ等を製造するにあたっては。[Conventional technology] Conventionally, when manufacturing MO3IC etc.
ソース、ドレイン等の高濃度の不純物ドープ領域を形成
するために、イオン電流が比較的小さい中電流イオン注
入装置が用いられていた。このように中電流イオン注入
装置を用いた場合、イオン注入処理に要する時間が長く
なってスルーブツトが低下し、コスト上昇を招く不都合
があった。In order to form highly doped regions such as sources and drains, medium-current ion implanters with relatively low ion current have been used. When a medium current ion implantation device is used in this manner, the time required for the ion implantation process becomes long, resulting in a decrease in throughput and an increase in costs.
近年、大電流イオン注入装置が開発され、イオン注入処
理に要する時間を短縮することが可能となった。しかし
ながら、大電流イオン注入装置を用いて例えば第１１図
に示すようにイオン注入を行なった場合には、ゲート絶
縁膜のような薄い絶縁膜が静電的に破壊されるため大幅
に歩留りが低下することが判明した。すなわち、第１１
図において、シリコンからなる半導体基板１０の表面に
厚いフィールドオキサイド膜１２及び薄いシリコンオキ
サイド膜１４を形成した後、これらの膜に重なるように
ポリシリコン層１Ｂを形成し、フィールドオキサイド膜
１２及びポリシリコン層１Ｂをマスクとして基板表面に
選択的にポロンイオンＢ゛を注入すると、ポリシリコン
層１６が急速にチャージアップされる。チャージアップ
された電位がシリコンオキサイド膜１４の耐圧を越える
と放電が起こる。このとき、チャージアップされた電荷
量が大きいと、放電に伴う熱によりシリコンオキサイド
膜１４の絶縁性は永久的に破壊される。なお、前述のよ
うに中電流イオン注入装置を用いた場合には、チャージ
アップの一方でリークによる放電が電位上昇を抑えるた
め絶縁破壊にまで至らなかったものと考えられる。In recent years, high current ion implanters have been developed, making it possible to shorten the time required for ion implantation processing. However, when ion implantation is performed using a high current ion implantation device as shown in Figure 11, for example, a thin insulating film such as a gate insulating film is electrostatically destroyed, resulting in a significant decrease in yield. It turns out that it does. That is, the 11th
In the figure, after forming a thick field oxide film 12 and a thin silicon oxide film 14 on the surface of a semiconductor substrate 10 made of silicon, a polysilicon layer 1B is formed so as to overlap these films, and the field oxide film 12 and polysilicon When poron ions B are selectively implanted into the substrate surface using layer 1B as a mask, polysilicon layer 16 is rapidly charged up. When the charged up potential exceeds the breakdown voltage of the silicon oxide film 14, a discharge occurs. At this time, if the amount of charge that is charged up is large, the insulation of the silicon oxide film 14 will be permanently destroyed by the heat accompanying the discharge. It is considered that when a medium current ion implantation device was used as described above, the discharge due to leakage during charge-up suppressed the rise in potential, so that dielectric breakdown did not occur.
上記のような事態に対処する方法として、第１２図に示
すように基板端面を含めて基板上全面にアルミニウム膜
１８を形成し、このアルミニウム膜１８をウェハ押え用
の金具２０を介して接地した状態でイオン注入すること
が提案されている。この場合、ポロンイオンの電荷がア
ルミニウム膜１８を介してアースへ放電されるため、シ
リコンオキサイド膜１４の静電破壊を防止することがで
きる。As a method for dealing with the above situation, as shown in FIG. 12, an aluminum film 18 was formed on the entire surface of the substrate including the end surface of the substrate, and this aluminum film 18 was grounded via a metal fitting 20 for holding the wafer. It has been proposed to perform ion implantation in the state. In this case, since the charges of the poron ions are discharged to the ground via the aluminum film 18, electrostatic damage to the silicon oxide film 14 can be prevented.
また、別の方法としては、第１３図に示すようにチャー
ジアップされた基板上面にエレクトロンシャワーをあび
せてチャージを中和することも提案されている。この場
合、エレクトロンシャリ−は、チャージアップによる破
壊が起こる前に実施する必要がある。Another method proposed is to neutralize the charge by applying an electron shower to the top surface of the charged-up substrate, as shown in FIG. In this case, electronic Sharing must be performed before destruction due to charge-up occurs.
［発明が解決しようとする問題点］
第１２図の方法では、放電専用の金属膜を被着したり、
除去したりする工程が必要であって、工程的に複雑とな
る欠点がある。[Problems to be solved by the invention] In the method shown in FIG.
This has the disadvantage that it requires a step of removing it, making the process complicated.
また、第１３図の方法では、イオン注入装置にエレクト
ロンシャワー設備を追加する必要があり、高価につく欠
点がある。Furthermore, the method shown in FIG. 13 requires the addition of electron shower equipment to the ion implantation apparatus, which has the disadvantage of being expensive.
［問題点を解決するための手段］
この発明の目的は、絶縁膜の静電破壊を防止すると共に
ポリシリコン層の低抵抗化を可能にすることにある。[Means for Solving the Problems] An object of the present invention is to prevent electrostatic breakdown of an insulating film and to reduce the resistance of a polysilicon layer.
この発明による半導体装置の製法にあっては、半導体基
板の表面に比較的薄い第１の絶縁膜及び比較的厚い第２
の絶縁膜を形成した後、第１の絶縁膜に重ねてポリシリ
コン層を形成し、さらにポリシリコン層及び第２の絶縁
膜をおおうようにシリサイド形成用の導電膜を形成する
。この導電膜の材料としては、チタン、タンタル、モリ
ブデン、タングステン、白金、バラジュウム等の金属を
用いることができる０次に、導電膜及びポリシリコン層
を反応させてポリシリコン層上にシリサイド層を形成し
た後、半導体基板及び導電膜を接地した状態で第２の絶
縁膜及びポリシリコン層をマスクとして基板表面に選択
的に不純物イオンを注入する。この不純物イオン注入処
理は、シリサイド層を形成する前に行なってもよい。い
ずれにしても、導電膜の未反応部分（シリサイド化され
なかった金属部分）は最終的に除去し、シリサイド層は
残存させるようにする。In the method for manufacturing a semiconductor device according to the present invention, a relatively thin first insulating film and a relatively thick second insulating film are formed on the surface of a semiconductor substrate.
After forming the insulating film, a polysilicon layer is formed over the first insulating film, and a conductive film for silicide formation is further formed to cover the polysilicon layer and the second insulating film. As the material for this conductive film, metals such as titanium, tantalum, molybdenum, tungsten, platinum, and baradium can be used. Next, the conductive film and the polysilicon layer are reacted to form a silicide layer on the polysilicon layer. Thereafter, with the semiconductor substrate and the conductive film grounded, impurity ions are selectively implanted into the substrate surface using the second insulating film and the polysilicon layer as a mask. This impurity ion implantation process may be performed before forming the silicide layer. In any case, the unreacted portion of the conductive film (metal portion that has not been silicided) is finally removed, leaving the silicide layer.
［作 用］
この発明の製法によると、イオン注入の際に不純物イオ
ンの電荷が導Ｎ、ＩＩＩを介してアースへ放電されるた
め、第１の絶縁膜の静電破壊を防止することができる。[Function] According to the manufacturing method of the present invention, the charges of impurity ions are discharged to the ground through conductors N and III during ion implantation, so that electrostatic breakdown of the first insulating film can be prevented. .
また、ポリシリコン層上にシリサイド層を形成するよう
にしたので、ポリシリコン層の抵抗をポリシリコン層単
独の場合に比へて１／１０の程度に低減することができ
る。Furthermore, since the silicide layer is formed on the polysilicon layer, the resistance of the polysilicon layer can be reduced to about 1/10 of that in the case of a single polysilicon layer.
〔実施例コ
第１図乃至第４図は、この発明の一実施例による半導体
装置の製法を示すもので、各々の図番に対応する工程（
１）〜（４）を順次に説明する。[Embodiment Figures 1 to 4 show a method for manufacturing a semiconductor device according to an embodiment of the present invention, and the steps corresponding to each figure number (
1) to (4) will be explained in order.
（１）シリコンからなるＮ型半導体基板２０の表面を選
択的に酸化することにより所定部分を取囲むように厚い
フィールドオキサイドｌｌＩ２２を形成した後、該所定
部分を熱酸化して薄いシリコンオキサイド膜２４を形成
する。そして、シリコンオキサイド膜２４及びフィール
ドオキサイド膜２２に重ねて電極・配線用のポリシリコ
ン層２６を公知の方法で形成した後、基板端面も含めて
基板上全面にチタン（Ｔｉ）膜２８を蒸着法、スパッタ
法等により形成する。(1) After selectively oxidizing the surface of the N-type semiconductor substrate 20 made of silicon to form a thick field oxide llI22 so as to surround a predetermined portion, the predetermined portion is thermally oxidized to form a thin silicon oxide film 24. form. After forming a polysilicon layer 26 for electrodes and wiring by a known method over the silicon oxide film 24 and the field oxide film 22, a titanium (Ti) film 28 is deposited over the entire surface of the substrate including the end surfaces of the substrate. , sputtering method, etc.
（２）アルゴン（Ａｒ）中又は真空中で熱処理を行なう
ことによりポリシリコン層２Ｂ及びチタン膜２８を反応
させてポリシリコン層２Ｂ上にチタンシリサイド層３０
を形成する。このとき、基板端面にもチタンシリサイド
層３１が形成されるが、シリコンオキサイド上のチタン
膜２８は未反応のまま残る。なお、熱処理雰囲気中へ窒
素（Ｎ２）を混合することによってチタン膜２８をチタ
ンナイトライド（ＴｉＮ）膜に変換してもよい。(2) By performing heat treatment in argon (Ar) or vacuum, the polysilicon layer 2B and the titanium film 28 are reacted, and a titanium silicide layer 30 is formed on the polysilicon layer 2B.
form. At this time, a titanium silicide layer 31 is also formed on the end surface of the substrate, but the titanium film 28 on the silicon oxide remains unreacted. Note that the titanium film 28 may be converted into a titanium nitride (TiN) film by mixing nitrogen (N2) into the heat treatment atmosphere.
（３）半導体基板２０をウェハ保持用の金具３２に載置
すると共にウェハ押え用の金具３４で基板上面を押えた
状態でフィールドオキサイド膜２２及びチタン膜２８の
積層部と、シリコンオキサイド）漠２４、ポリシリコン
層２Ｂ及びチタンシリサイド層３０の積層部とをマスク
として基板表面に選択的にボロンイオンＢ°を注入する
。このとき、チタン膜２８及び半導体基板２０は金具３
２又は３４を介して接地されているので、ポロンイオン
の電荷はチタン膜２８から金具３２又は３４を介してア
ースに放電される。このため、基板上面でのチャージア
ップが防止され、シリコンオキサイド膜２４の静電破壊
を未然に防止することができる。イオン注入処理が終っ
た後、注入されたポロンを活性化すべくアニール処理を
行なう。このアニール処理は、未反応のチタン膜２８の
除去後でも良い。この結果、Ｐ・型領域３日が得られる
。(3) Place the semiconductor substrate 20 on the wafer holding fitting 32 and press the upper surface of the substrate with the wafer holding fitting 34 to remove the laminated portion of the field oxide film 22 and the titanium film 28 and the silicon oxide layer 24. , boron ions B° are selectively implanted into the substrate surface using the laminated portion of the polysilicon layer 2B and the titanium silicide layer 30 as a mask. At this time, the titanium film 28 and the semiconductor substrate 20 are attached to the metal fitting 3.
2 or 34, the charge of the poron ions is discharged from the titanium film 28 to the ground via the metal fitting 32 or 34. Therefore, charge-up on the upper surface of the substrate is prevented, and electrostatic damage to the silicon oxide film 24 can be prevented. After the ion implantation process is completed, an annealing process is performed to activate the implanted poron. This annealing treatment may be performed after removing the unreacted titanium film 28. As a result, a P-type region of 3 days is obtained.
（４）この後は、未反応のチタン膜２８を選択的にエッ
チ除去する。このとき、ポリシリコン層２６の上にはチ
タンシリサイド層３０が残存するので、電極・配線抵抗
はポリシリコン層単独の場合に比べて約１７１０に低下
させることができる。(4) After this, the unreacted titanium film 28 is selectively etched away. At this time, since the titanium silicide layer 30 remains on the polysilicon layer 26, the electrode/wiring resistance can be lowered to about 1710 compared to the case of using only the polysilicon layer.
上記した一連の工程によれば、ＭＯ３型トランジスタ、
ＭＯ５型メモリセル等を製作することができる。第３図
の工程では、チャージアップが防止されるので、大電流
イオン注入装置を用いることにより高スルーブツト及び
高歩留りを達成することができる。According to the series of steps described above, an MO3 type transistor,
MO5 type memory cells etc. can be manufactured. In the process shown in FIG. 3, since charge-up is prevented, high throughput and high yield can be achieved by using a large current ion implanter.
［他の実施例］
第５図乃至第１０図は、この発明の他の実施例によるＮ
チャンネルＭＯ３ＩＣの製法を示すものである。[Other Embodiments] FIGS. 5 to 10 show N according to other embodiments of the present invention.
This shows a method for manufacturing channel MO3IC.
まず、第５図の工程では、シリコンからなるＰ型半導体
基板４００表面に前述したと同様にして厚いフィールド
オキサイド膜４２及びゲート絶縁用の薄いシリコンオキ
サイド膜４４を形成した後、ゲート電極用のポリシリコ
ン層４６及び配線用のポリシリコン層４８を形成する。First, in the process shown in FIG. 5, a thick field oxide film 42 and a thin silicon oxide film 44 for gate insulation are formed on the surface of a P-type semiconductor substrate 400 made of silicon in the same manner as described above. A silicon layer 46 and a polysilicon layer 48 for wiring are formed.
そして、フィールドオキサイド膜４２及びポリシリコン
層４６をマスクとしてリン又はヒ素のようなＮ型決定不
純物を基板表面に選択的にイオン注入することによりＮ
型ソース用のイオン注入領域５０及びＮ型ドレイン用の
イオン注入領域５２を形成する。これらのイオン注入領
域５０及び５２を形成する際には、イオン電流が小さい
のでシリコンオキサイド膜４４が静電破壊することは殆
どない。Then, using the field oxide film 42 and the polysilicon layer 46 as a mask, an N-type determining impurity such as phosphorus or arsenic is selectively ion-implanted into the substrate surface.
An ion implantation region 50 for a type source and an ion implantation region 52 for an N type drain are formed. When forming these ion implantation regions 50 and 52, the ion current is small, so that the silicon oxide film 44 is hardly damaged by electrostatic discharge.
次に、第６図の工程では、ＣＶＤ （ケミカル・ペーパ
ー・デポジション）法により基板上全面にシリコンオキ
サイド膜５４を形成する。そして、第７図の工程に移り
、ＲＩＥ （リアクティブ・イオン・エッチ）法により
シリコンオキサイド膜５４を厚さ方向にエッチしてポリ
シリコン層４Ｇ及び４８の上面を露呈させる。このエツ
チング処理では、ポリシリコン層４６の両側部にシリコ
ンオキサイド膜５４の残存部分からなるサイドスペーサ
５４ａ及び５４ｂが形成されると共に、ポリシリコン層
４８の両側部にも同様なサイドスペーサ５４ｃ及び５４
ｄが形成される。また、シリコンオキサイド膜４４は、
ポリシリコン層４Ｂ並びにサイドスペーサ５４ａ及び５
４ｂにおおわれた部分以外の部分がエッチ除去され、こ
の結果としてイオン注入領域５０及び５２が露呈される
・なお、フィールドオキサイド膜４２の上面も図示のよ
うに薄くエッチされる。Next, in the step shown in FIG. 6, a silicon oxide film 54 is formed over the entire surface of the substrate by CVD (chemical paper deposition). Then, moving to the step shown in FIG. 7, the silicon oxide film 54 is etched in the thickness direction by RIE (reactive ion etching) to expose the upper surfaces of the polysilicon layers 4G and 48. In this etching process, side spacers 54a and 54b made of the remaining portions of the silicon oxide film 54 are formed on both sides of the polysilicon layer 46, and similar side spacers 54c and 54 are formed on both sides of the polysilicon layer 48.
d is formed. Moreover, the silicon oxide film 44 is
Polysilicon layer 4B and side spacers 54a and 5
The portion other than the portion covered by field oxide film 4b is etched away, and as a result, ion implantation regions 50 and 52 are exposed.The upper surface of field oxide film 42 is also etched thinly as shown.
第８図の工程では、スパッタ法により基板上全面にチタ
ンｌｌｌ５６を形成する。そして、＄９図の工程に移り
、シリサイド化のための熱処理を実施する。この結果、
イオン注入領域５０及び５２の上にはそれぞれチタンシ
リサイド層５８及び６０が形成されると共に、ポリシリ
コン層４８及び４日の上にはそれぞれチタンシリサイド
層８２及び６４が形成される。In the step shown in FIG. 8, titanium 1156 is formed on the entire surface of the substrate by sputtering. Then, the process moves to the step shown in Figure $9, and heat treatment for silicidation is performed. As a result,
Titanium silicide layers 58 and 60 are formed over ion implanted regions 50 and 52, respectively, and titanium silicide layers 82 and 64 are formed over polysilicon layers 48 and 4, respectively.
この後、大電流イオン注入装置を用いてＮ型決定不純物
の選択的イオン注入処理を行なう、すなわち、チタンシ
リサイド層５８及び６０をそれぞれ介して基板表面に選
択的に例えばリンイオンを第５図の場合より深く且つ高
濃度に注入する。このとき、チタン膜５６及び半導体基
板４０は第３図について前述したと同様にして接地され
ているので、基板上面におけるチャージアップが防止さ
れる。この後、注入不純物を活性化すべく熱処理を行な
う、この結果、Ｎ型ソース領域５０Ａ、Ｎ・型ソース領
域６Ｂ、Ｎ型ドレイン領域５２Ａ及びＮ・型ドレイン領
域６８が得られる。Ｎ型ドレイン領域５２Ａは、Ｌ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と
称されるもので、ゲート近傍のドレイン接合における電
界集中を緩和してゲート絶縁膜へのホットキャリア注入
を抑えるために設けられたものである。After this, selective ion implantation of N-type impurities is performed using a large current ion implantation device, that is, for example, phosphorus ions are selectively implanted into the substrate surface through the titanium silicide layers 58 and 60, respectively. Inject deeper and more concentratedly. At this time, since the titanium film 56 and the semiconductor substrate 40 are grounded in the same manner as described above with reference to FIG. 3, charge-up on the upper surface of the substrate is prevented. Thereafter, heat treatment is performed to activate the implanted impurities, resulting in N-type source region 50A, N.type source region 6B, N.type drain region 52A, and N.type drain region 68. The N-type drain region 52A is L D
This is called D (Lightly Doped Drain) and is provided to alleviate the electric field concentration at the drain junction near the gate and suppress hot carrier injection into the gate insulating film.
第１０図の工程では、シリコンオキサイド上の未反応の
チタン膜２８を選択エツチングにより除去する。この結
果、チタンシリサイド層５８．６０．８２及び６４はそ
れぞれＮ゛゛ソース領域８６、Ｎ゛型トドレイン領域８
８ポリシリコン層４Ｂ及びポリシリコン層４日の上に残
存し、それぞれ低抵抗層を形成する。In the step shown in FIG. 10, the unreacted titanium film 28 on the silicon oxide is removed by selective etching. As a result, the titanium silicide layers 58, 60, 82 and 64 are N' source region 86 and N' type drain region 8, respectively.
It remains on the 8th polysilicon layer 4B and the 4th polysilicon layer to form a low resistance layer, respectively.
上記した一連の工程によれば、ＬＤＤ構造を有する高速
且つ高信頼のＭＯＳＩＣを歩留りよく製作することがで
きる。According to the series of steps described above, a high-speed and highly reliable MOSIC having an LDD structure can be manufactured with a high yield.
［発明の効果］
以上のように、この発明によれば、イオン注入の際にチ
ャージアップによる絶縁膜の破壊を確実に防止しうると
共にポリシリコン層の抵抗を大幅に低減しうる効果が得
られる。その上、シリサイド形成用の導電膜を放電用に
兼用しているので、第１２図の場合のように放電専用の
金属膜を被着したり、除去したりする必要がなく、また
第１３図の場合のように特別の設備を追加する必要もな
く。[Effects of the Invention] As described above, according to the present invention, it is possible to reliably prevent breakdown of the insulating film due to charge-up during ion implantation, and to significantly reduce the resistance of the polysilicon layer. . Furthermore, since the conductive film for silicide formation is also used for discharge, there is no need to deposit or remove a metal film dedicated to discharge as in the case of FIG. There is no need to add special equipment as in the case of
簡単且つ安価に実施しうる利点もある。It also has the advantage of being simple and inexpensive to implement.
第１図乃至第４図は、この発明の一実施例による半導体
装置の製法を示す基板断面図、第５図乃至第１０図は、
この発明の他の実施例によるＮチャンネルＭＯＳＩＣの
製法を示す基板断面図、
第１１図は、従来のポロンイオン注入工程を示す基板断
面図、
第１２図は、従来のイオン注入前のアルミニウム膜形成
工程を示す基板断面図、
第１３図は、従来のイオン注入後のエレクトロンシャワ
一工程を示す基板断面図である。
＋９．２０．４０・・・半導体基板、１２．２２．４２
・・・フィールドオキサイド膜、１４．２４．４４．５
４・・・シリコンオキサイド膜、＋８．２８．４８．４
８・・・ポリシリコン層、２８、５８・・・チタン膜、
３０．３１．５８．６０．８２．８４・・・チタンシ
リサイド層。1 to 4 are cross-sectional views of a substrate showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 5 to 10 are
FIG. 11 is a cross-sectional view of a substrate showing a method for manufacturing an N-channel MOSIC according to another embodiment of the present invention. FIG. 11 is a cross-sectional view of a substrate showing a conventional poron ion implantation process. FIG. 12 is a conventional aluminum film formation before ion implantation. 13 is a sectional view of a substrate showing a step of a conventional electron shower after ion implantation. +9.20.40...Semiconductor substrate, 12.22.42
...Field oxide film, 14.24.44.5
4...Silicon oxide film, +8.28.48.4
8... Polysilicon layer, 28, 58... Titanium film,
30.31.58.60.82.84...Titanium silicide layer.
Claims (1)
比較的厚い第２の絶縁膜を形成する工程と、 （ｂ）前記第１の絶縁膜に重ねてポリシリコン層を形成
する工程と、 （ｃ）前記ポリシリコン層及び前記第２の絶縁膜をおお
うようにシリサイド形成用の導電膜を形成する工程と、 （ｄ）前記導電膜及び前記ポリシリコン層を反応させて
該ポリシリコン層の上にシリサイド層を形成する工程と
、 （ｅ）前記シリサイド層の形成前又は形成後に前記半導
体基板及び前記導電膜を接地した状態で前記第２の絶縁
膜及び前記ポリシリコン層をマスクとして前記半導体基
板の表面に選択的に不純物イオンを注入する工程と、 （ｆ）前記シリサイド層の形成及び前記不純物イオンの
注入の後前記シリサイド層を残存させるように前記導電
膜の未反応部分を除去する工程とを含む半導体装置の製
法。Scope of Claims: (a) forming a relatively thin first insulating film and a relatively thick second insulating film on the surface of a semiconductor substrate; (c) forming a conductive film for silicide formation to cover the polysilicon layer and the second insulating film; (d) forming the conductive film and the polysilicon layer; forming a silicide layer on the polysilicon layer by reaction; (e) forming the second insulating film and the conductive film with the semiconductor substrate and the conductive film grounded before or after forming the silicide layer selectively implanting impurity ions into the surface of the semiconductor substrate using a polysilicon layer as a mask; (f) implanting the conductive film in such a way that the silicide layer remains after forming the silicide layer and implanting the impurity ions; and removing unreacted portions of the semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124951A JPH0746727B2 (en) | 1986-05-30 | 1986-05-30 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124951A JPH0746727B2 (en) | 1986-05-30 | 1986-05-30 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281472A true JPS62281472A (en) | 1987-12-07 |
| JPH0746727B2 JPH0746727B2 (en) | 1995-05-17 |
Family
ID=14898248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124951A Expired - Fee Related JPH0746727B2 (en) | 1986-05-30 | 1986-05-30 | Manufacturing method of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH0746727B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464460A (en) * | 1977-10-11 | 1979-05-24 | Supadea Guregorio | Ion implantation method |
| JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
-
1986
- 1986-05-30 JP JP61124951A patent/JPH0746727B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464460A (en) * | 1977-10-11 | 1979-05-24 | Supadea Guregorio | Ion implantation method |
| JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746727B2 (en) | 1995-05-17 |
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