JPS622797A - 時分割交換方式 - Google Patents
時分割交換方式Info
- Publication number
- JPS622797A JPS622797A JP14023485A JP14023485A JPS622797A JP S622797 A JPS622797 A JP S622797A JP 14023485 A JP14023485 A JP 14023485A JP 14023485 A JP14023485 A JP 14023485A JP S622797 A JPS622797 A JP S622797A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- information
- mkb
- time division
- nkb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は64 kb/s 、 32 kb/sの情報を
交換で “きる時分割交換機の構成に関するもので
ある。
交換で “きる時分割交換機の構成に関するもので
ある。
(従来の技術)
従来の時分割交換機は一般に64 kb/sの情報のみ
を交換するように設定されている。ところが、最近の音
声圧縮技術の進展によF) 32 kb/sで通信を特
徴とする請求が出始めている。このような主として54
kb/sの情報を交換するが32 kb/sの情報も
取扱うといった交換機の一構成例が昭和60年度電子通
信学会総合全国大会予稿集、第8分冊(昭和60−3−
5 ) P、188に提案されている。それによると、
集線段で32 kb/s +32kb/sの情報をj、
になるタイムスロットでそれぞれ上側または下側だけを
読み出し64 kb/sに交換した後分配段で処理を行
い、再び集線段で32 kb/sへ変換するという方法
で32 kb/aの情報を扱っていた。
を交換するように設定されている。ところが、最近の音
声圧縮技術の進展によF) 32 kb/sで通信を特
徴とする請求が出始めている。このような主として54
kb/sの情報を交換するが32 kb/sの情報も
取扱うといった交換機の一構成例が昭和60年度電子通
信学会総合全国大会予稿集、第8分冊(昭和60−3−
5 ) P、188に提案されている。それによると、
集線段で32 kb/s +32kb/sの情報をj、
になるタイムスロットでそれぞれ上側または下側だけを
読み出し64 kb/sに交換した後分配段で処理を行
い、再び集線段で32 kb/sへ変換するという方法
で32 kb/aの情報を扱っていた。
(発明が解決しようとする問題点)
しかしながら上記の構成では、32 kb/sを収容す
る可能性のあるすべての集線段に上側か下側かを識別し
制御する回路が必要であり、また分配段はすべて54
kb/sの処理を行うため、32 kb/aの処理を行
うにしても効率がよくないという問題点があった。
る可能性のあるすべての集線段に上側か下側かを識別し
制御する回路が必要であり、また分配段はすべて54
kb/sの処理を行うため、32 kb/aの処理を行
うにしても効率がよくないという問題点があった。
(問題点を解決するだめの手段)
本発明は54 kb/sを基本元とするTST構成の時
分割交換機のSスイッチと並列に、32 kb/sを扱
うTスイッチを最大2個並列に備え、64 kb/sか
ら32 kb/sへ変換する回路と32 kb/sから
64kb/sへ変換する回路とを備えて帰還形時分割ト
ランクを構成した。
分割交換機のSスイッチと並列に、32 kb/sを扱
うTスイッチを最大2個並列に備え、64 kb/sか
ら32 kb/sへ変換する回路と32 kb/sから
64kb/sへ変換する回路とを備えて帰還形時分割ト
ランクを構成した。
(作用)
54 kb/sを扱うTスイッチで変換された情報はS
スイッチを経由し、直接にまたは54 kb/sから3
2 kb/sへ変換する回路を経由して32 kb/s
を扱うTスイッチへ入力される。32 kb/s ;を
扱うTスイッチで変換された情報は直接にまたは32k
b/sから64 kb/sへ変換する回路を経由してさ
らに再び前記Sスイッチへ出力され、さらにもう一つの
64 kb/sを扱うTスイッチへ出力される。
スイッチを経由し、直接にまたは54 kb/sから3
2 kb/sへ変換する回路を経由して32 kb/s
を扱うTスイッチへ入力される。32 kb/s ;を
扱うTスイッチで変換された情報は直接にまたは32k
b/sから64 kb/sへ変換する回路を経由してさ
らに再び前記Sスイッチへ出力され、さらにもう一つの
64 kb/sを扱うTスイッチへ出力される。
(実施例)
第1図は本発明の一実施例を示すブロック図である。図
中、10は入力側TスイッチTa、20は出力側Tスイ
ッチT、、30はSスイッチ、40は帰還形時分割トラ
ンク、41は64 kb→32 kbの第1の集合変換
回路、42は32 kb→64 kbの第2の集合変換
回路、43は4→2の第1の選択回路、44は4→2の
第2の選択回路、45g。
中、10は入力側TスイッチTa、20は出力側Tスイ
ッチT、、30はSスイッチ、40は帰還形時分割トラ
ンク、41は64 kb→32 kbの第1の集合変換
回路、42は32 kb→64 kbの第2の集合変換
回路、43は4→2の第1の選択回路、44は4→2の
第2の選択回路、45g。
45bは4ビツト構成の32 kb/s専用のTスイッ
チT c r Td% 4eは2→1の第3の選択回路
である。この実施例では最大2個まで32kb/s専用
Tスイツチを設置することができる。なお、各回路間で
信号を伝送するバスに付与しである4または8の数字は
4ビツトパスまたは8ビツトパスであることを示す。ま
た図示していないが、ふたつの32 kb/s専用スイ
ッチTc、 T、はそれぞれ独立に制御メモリSCMを
持ち、独立に制御される。該制御メモリSCMはTc、
T、のみならず、他の集合変換回路41.42及び選
択回路43,44.46を各々制御するフィールドを持
たせることも可能である。
チT c r Td% 4eは2→1の第3の選択回路
である。この実施例では最大2個まで32kb/s専用
Tスイツチを設置することができる。なお、各回路間で
信号を伝送するバスに付与しである4または8の数字は
4ビツトパスまたは8ビツトパスであることを示す。ま
た図示していないが、ふたつの32 kb/s専用スイ
ッチTc、 T、はそれぞれ独立に制御メモリSCMを
持ち、独立に制御される。該制御メモリSCMはTc、
T、のみならず、他の集合変換回路41.42及び選
択回路43,44.46を各々制御するフィールドを持
たせることも可能である。
こうした構成では54 kb/s→64 kb/s 、
64kb/s −+ 32 kb/s 、 32 k
b/s→6 ’4 kb/s # 32kb/s→32
kb/sの4つの通信tJ?ターンがある。
64kb/s −+ 32 kb/s 、 32 k
b/s→6 ’4 kb/s # 32kb/s→32
kb/sの4つの通信tJ?ターンがある。
以下それぞれの通信パターンの通信方式を説明する。な
お、以下の説明でTct(β、γ)(α=a。
お、以下の説明でTct(β、γ)(α=a。
b、c、d)はTaというTスイッチの入力タイムスロ
ットβを出力タイムスロットγに変換することを表現す
るものとする。
ットβを出力タイムスロットγに変換することを表現す
るものとする。
イ) 5 4 kb/s→6 4 kb/s :
これはいわばタイムスロットの変換であって、TST構
成を一時的にT3構成へ変換する。Sスイッチ30を用
いて’l’a(u 、 v )→Tb (v 、vr
)と変換する場合を考える。この変換はTaのVタイム
スロットとTbのVタイムスロットが直前に空の時に限
り許される。なお、いずれかが使用中である確率は呼量
によって変化するが0とはならない。いま、T、のVタ
イムスロットが使用中であシ、あるXで表わされるタイ
ムスロットが空であるとすると、第1および第2の選択
回路43.44ならびに32 kb/s専用スイッチT
c、 T、を使って、と変換する。
これはいわばタイムスロットの変換であって、TST構
成を一時的にT3構成へ変換する。Sスイッチ30を用
いて’l’a(u 、 v )→Tb (v 、vr
)と変換する場合を考える。この変換はTaのVタイム
スロットとTbのVタイムスロットが直前に空の時に限
り許される。なお、いずれかが使用中である確率は呼量
によって変化するが0とはならない。いま、T、のVタ
イムスロットが使用中であシ、あるXで表わされるタイ
ムスロットが空であるとすると、第1および第2の選択
回路43.44ならびに32 kb/s専用スイッチT
c、 T、を使って、と変換する。
口) 6 4 kb/s→3 2 kb/s
:これは64 kb/s端末から32 kb/s端末へ
通信を行う場合の通信)J?ターンである。まず、入力
データを第1の集合変換回路4ノで32 kb/sへ変
換し、次周期に4ビツトの同一のタイムスロットで出力
する。第1の選択回路43は制御メモリSCMの指示に
よシ、T 側かTd側かのいずれかへ、第1の集合変換
回路4ノの4ビツト出力を入力し、他方には無音パター
ンを入力する。
:これは64 kb/s端末から32 kb/s端末へ
通信を行う場合の通信)J?ターンである。まず、入力
データを第1の集合変換回路4ノで32 kb/sへ変
換し、次周期に4ビツトの同一のタイムスロットで出力
する。第1の選択回路43は制御メモリSCMの指示に
よシ、T 側かTd側かのいずれかへ、第1の集合変換
回路4ノの4ビツト出力を入力し、他方には無音パター
ンを入力する。
従ってTa(u 、 v )→Tb(v、w)の変換で
はWのタイムスロット8ビツトを上側4ビツトと下側4
ビツトに分け、 Ta(u、す→(64→32)(v)−+Tc(v、v
)−+T、(vup、wup)またはTa(u、v)→
(64→32)(す→Tc(v、v)→Tb(vlow
”’low)と変換される、ここで(64→32 )
(V)はVスロットが54 kb/sから32kb/s
へ変換されたことを示している。またTdでも同様のこ
とはできる。
はWのタイムスロット8ビツトを上側4ビツトと下側4
ビツトに分け、 Ta(u、す→(64→32)(v)−+Tc(v、v
)−+T、(vup、wup)またはTa(u、v)→
(64→32)(す→Tc(v、v)→Tb(vlow
”’low)と変換される、ここで(64→32 )
(V)はVスロットが54 kb/sから32kb/s
へ変換されたことを示している。またTdでも同様のこ
とはできる。
さらにTa(u 、 y)−+T、 (v 、wup)
、 T&(x、y)→Tb (Y ’ ”low)と
いうふたつの呼も次のように共通に処理できる: ’l’a(u、す→(64→32)(す→Tc(v、す
→Tb(vup、Wup)またはT&(x、y)→(6
4→32 )(y)→Td(ypす→Tb(vlow”
’low)・ハ) 32 kb/s→64 kb/s
:32kb/S回線が2つ存在する場合は1タイム
スロツト(8ビツト)で2つの通信を行うことができる
。まずTaスイッチの出力はSスイッチを経由して第1
の選択回路43に入力され、ここで上下4ピットずつ分
けられTcスイッチとT、スイッチに選択して入力され
る。TcスイッチとT、スイッチのなかでは、異ったタ
イムスロットに変換して別々のタイミングで第3の選択
回路46に入力され、32 kb/sから54 kb/
sへ変換され8ビツトとなつた出力を第2の選択回路4
4で選択されS経由でT、スイッチへ入力される: 次に32 kb/s回線をひとつしか利用しない場合は
上記T、スイッチの上下ビットのいずれか一方は使われ
ない。
、 T&(x、y)→Tb (Y ’ ”low)と
いうふたつの呼も次のように共通に処理できる: ’l’a(u、す→(64→32)(す→Tc(v、す
→Tb(vup、Wup)またはT&(x、y)→(6
4→32 )(y)→Td(ypす→Tb(vlow”
’low)・ハ) 32 kb/s→64 kb/s
:32kb/S回線が2つ存在する場合は1タイム
スロツト(8ビツト)で2つの通信を行うことができる
。まずTaスイッチの出力はSスイッチを経由して第1
の選択回路43に入力され、ここで上下4ピットずつ分
けられTcスイッチとT、スイッチに選択して入力され
る。TcスイッチとT、スイッチのなかでは、異ったタ
イムスロットに変換して別々のタイミングで第3の選択
回路46に入力され、32 kb/sから54 kb/
sへ変換され8ビツトとなつた出力を第2の選択回路4
4で選択されS経由でT、スイッチへ入力される: 次に32 kb/s回線をひとつしか利用しない場合は
上記T、スイッチの上下ビットのいずれか一方は使われ
ない。
二) 3 2 kb/s −+ 3 2 kb/s
:これは32 kb/s系端末全端末ずつ64 kb
/s回線1本で接続しようとするものである。この時第
1、第2の選択回路43.44と32 kb/s専用の
Tスイッチ45th、45bを用い、一般にTa(”x
”x’)→Tc or d(” yv)→Tb(vy、
W、)と表わされる。ただしN X * Vはupまた
はlowであって上側ピットまたは下側ビットを示すも
の ゛である。
:これは32 kb/s系端末全端末ずつ64 kb
/s回線1本で接続しようとするものである。この時第
1、第2の選択回路43.44と32 kb/s専用の
Tスイッチ45th、45bを用い、一般にTa(”x
”x’)→Tc or d(” yv)→Tb(vy、
W、)と表わされる。ただしN X * Vはupまた
はlowであって上側ピットまたは下側ビットを示すも
の ゛である。
ここで、送シ側と受は側の端末の数の違いによって次の
4つに分類することができる。
4つに分類することができる。
a)単一:送り側=1.受は側=1
Ta(’x”x’)−+Tc(v’ 、v)、TH(v
y、w、)またはTa(ux、vx/)→T、(v′、
v)→Tb(vy1wρ。
y、w、)またはTa(ux、vx/)→T、(v′、
v)→Tb(vy1wρ。
b)マージニ送り側=2.受は側=1
Ta(u、v’)→Te(v’、リ−+’p b (V
u、 # ”up )またはTa(x、y)→T、1
(y、v)→Tb(v1ow’、”low)。
u、 # ”up )またはTa(x、y)→T、1
(y、v)→Tb(v1ow’、”low)。
C)分配:送り側=1.受は側=2
Ta(ulow、vlow)→Tc(v、v’)→Tb
(v’、、wy)T a (u u p r V u
、 )→Td(V # ’I”)→T 5 (’Z #
X z )ただし、y、zはupまたはlowである
。
(v’、、wy)T a (u u p r V u
、 )→Td(V # ’I”)→T 5 (’Z #
X z )ただし、y、zはupまたはlowである
。
d)交換:送シ側=2.受は側=2
Ta(ulow、vlow)→Tc(v、v)→Tb(
vuplwup)Ta(uup”up)→T a (v
、 v’ )→Tb(”l ow”l ow)。
vuplwup)Ta(uup”up)→T a (v
、 v’ )→Tb(”l ow”l ow)。
次に、Tc、 T、のスイッチに対するSCM (制御
メモリ)のフィールド構成の一例を第2図に示す。
メモリ)のフィールド構成の一例を第2図に示す。
図中2,10は2ビツト、10ビツトであることを示し
、41.42は第1.第2の集合変換回路を示している
。また、TS変換テーブルにはタイムスロットの変換に
関するデータが収容されている。ここでは、T、 、
T、のタイムスロット上1024ビツトあると仮定して
いる。
、41.42は第1.第2の集合変換回路を示している
。また、TS変換テーブルにはタイムスロットの変換に
関するデータが収容されている。ここでは、T、 、
T、のタイムスロット上1024ビツトあると仮定して
いる。
また、Tc、Tdのタイムスイッチはタイムスロットの
移動を除くと同時に動作するので第3図のようなフィー
ルド構成とすることもできる。
移動を除くと同時に動作するので第3図のようなフィー
ルド構成とすることもできる。
以上で帰還形時分割トランク4oを用いた4つ+7)通
信/fターンについて述べたが、もちろん64kb/s
→64 kb/sはタイムスロット変換機能でトラヒッ
ク特性向上を目指す時だけ使用すればよく、口)〜二)
の32 kb/sを扱う時にはアダプテイブに使用すれ
ばよい。この場合ソフトでの制御性も優れたものとなる
。
信/fターンについて述べたが、もちろん64kb/s
→64 kb/sはタイムスロット変換機能でトラヒッ
ク特性向上を目指す時だけ使用すればよく、口)〜二)
の32 kb/sを扱う時にはアダプテイブに使用すれ
ばよい。この場合ソフトでの制御性も優れたものとなる
。
なお変換対象外の4ビツトについては特に触れていない
が、無通話・母ターンあるいはマージの時に第2の選択
回路を適当に制御する事で可能である。
が、無通話・母ターンあるいはマージの時に第2の選択
回路を適当に制御する事で可能である。
以上の全説明はTST構成のみばかシではなく T 3
構成にも適用できる。この場合は特にT■T構成として
直列に使用する方が効果があがる。
構成にも適用できる。この場合は特にT■T構成として
直列に使用する方が効果があがる。
尚、該帰還形トランクは32kb/sのトラヒック見合
いで、ある経済ポイントに達する迄、複数組設ける事も
できる。
いで、ある経済ポイントに達する迄、複数組設ける事も
できる。
(発明の効果)
以上に述べたように、54 kb/sを主に扱うTST
構成の時分割交換機において、Sスイッチに並列に32
kb/s用Tスイツチを最大2個備え、その前後に64
.kb/s −+ 32 kb/sの変換回路と32
kb/s→54 kb/aの変換回路を備えて帰還形ト
ランクを設え、簡単な構成で64 kb/sと32 k
b/s とが混在の交換機を提供することができる。
構成の時分割交換機において、Sスイッチに並列に32
kb/s用Tスイツチを最大2個備え、その前後に64
.kb/s −+ 32 kb/sの変換回路と32
kb/s→54 kb/aの変換回路を備えて帰還形ト
ランクを設え、簡単な構成で64 kb/sと32 k
b/s とが混在の交換機を提供することができる。
第1図は本発明の好適な一実施例のブロック図であシ、
第2図は制御メモIJ SCMのフィールド構成のひと
つを示す図であり、第3図は制御メモリSCMの他のフ
ィールド構成を示す図である。 10・・・TスイッチTa、20・・・TスイッチTb
130・・・Sスイッチ、40・・・帰還形トランク、
4ノ・・・第1の集合変換回路、42・・・第2の集合
変換回路、43・・・第1の選択回路、44・・・・第
2の選択回路、45 a 、 45 b −= 32
kb/s用Tスイッチ、46・・・第3の選択回路。 本莞朗句−宴距例のプ0.77凹 4
0第1図 1 : 32kb−+5Gb
I : 64kb −52kb。ヤゎ1.
壺″″″JSCMの74−Nぜ積へ 第2図 F: TdのTS々1艷テーブル Δ: SMCのイtのフィールばlI\ 第3図 手続補正書(睦) 昭和 、7o°%27日
第2図は制御メモIJ SCMのフィールド構成のひと
つを示す図であり、第3図は制御メモリSCMの他のフ
ィールド構成を示す図である。 10・・・TスイッチTa、20・・・TスイッチTb
130・・・Sスイッチ、40・・・帰還形トランク、
4ノ・・・第1の集合変換回路、42・・・第2の集合
変換回路、43・・・第1の選択回路、44・・・・第
2の選択回路、45 a 、 45 b −= 32
kb/s用Tスイッチ、46・・・第3の選択回路。 本莞朗句−宴距例のプ0.77凹 4
0第1図 1 : 32kb−+5Gb
I : 64kb −52kb。ヤゎ1.
壺″″″JSCMの74−Nぜ積へ 第2図 F: TdのTS々1艷テーブル Δ: SMCのイtのフィールばlI\ 第3図 手続補正書(睦) 昭和 、7o°%27日
Claims (1)
- 【特許請求の範囲】 1、Nkb/sを基本元とするTST構成の時分割交換
機のSスイッチを経由する帰還形時分割トランクを設け
、該帰還形時分割トランクが 情報をNkb/sからN/Mkb/sへ変換する手段と
、最大M個を並列に配した、N/Mkb/sの情報を扱
うTスイッチと、 情報をN/Mkb/sからNkb/sへ変換する手段と
を直列に配して有しており、前記時分割交換機のNkb
/sの情報を扱うTスイッチを経由した情報は前記Sス
イッチを経由し、直接に前記N/Mkb/sの情報を扱
うTスイッチ群へまたはNkb/sからN/mkb/s
へ変換する手段を経由して前記N/Mkb/sの情報を
扱うTスイッチへ入力され、該N/Mkb/sの情報を
扱うTスイッチで個別に変換され直接に前記Sスイッチ
にまたはN/Mkb/sからNkb/sへ変換する手段
を経由して前記Sスイッチを出力され、さらにもうひと
つのNkb/sの情報を扱うTスイッチへ出力されるこ
とを特徴とする時分割交換方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14023485A JPS622797A (ja) | 1985-06-28 | 1985-06-28 | 時分割交換方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14023485A JPS622797A (ja) | 1985-06-28 | 1985-06-28 | 時分割交換方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS622797A true JPS622797A (ja) | 1987-01-08 |
Family
ID=15264026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14023485A Pending JPS622797A (ja) | 1985-06-28 | 1985-06-28 | 時分割交換方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS622797A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9790739B2 (en) | 2010-05-28 | 2017-10-17 | Hunter Douglas Inc. | Architectural opening coverings powered by rotary motors |
US10202802B2 (en) | 2011-10-03 | 2019-02-12 | Hunter Douglas Inc. | Control of architectural opening coverings |
-
1985
- 1985-06-28 JP JP14023485A patent/JPS622797A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9790739B2 (en) | 2010-05-28 | 2017-10-17 | Hunter Douglas Inc. | Architectural opening coverings powered by rotary motors |
US10202802B2 (en) | 2011-10-03 | 2019-02-12 | Hunter Douglas Inc. | Control of architectural opening coverings |
US10273751B2 (en) | 2011-10-03 | 2019-04-30 | Hunter Douglas Inc. | Methods and apparatus to control architectural opening covering assemblies |
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