JPS62277699A - Memory tester - Google Patents
Memory testerInfo
- Publication number
- JPS62277699A JPS62277699A JP61119807A JP11980786A JPS62277699A JP S62277699 A JPS62277699 A JP S62277699A JP 61119807 A JP61119807 A JP 61119807A JP 11980786 A JP11980786 A JP 11980786A JP S62277699 A JPS62277699 A JP S62277699A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- pattern
- information
- data
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 63
- 238000012360 testing method Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野］
この発明は、メモリ素子のテストを行うメモリテスタに
関する。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a memory tester that tests memory elements.
さらに詳細には、この発明は、メモリテスタにおけるメ
モリ素子のデータピンの駆動に係わる改良に関する。More particularly, the present invention relates to improvements in driving data pins of memory devices in memory testers.
［従来の技術］
このようなメモリテスタにおいては一般に、マイクロプ
ログラム制御方式のアルゴリズミック・パターン発生器
を有しており、このパターン発生器から出力されるデー
タ情報およびアドレス情報に従って、テストすべきメモ
リ素子のデータピンおよびアドレスピンをそれぞれ駆動
するようになっている。[Prior Art] Such a memory tester generally has a microprogram-controlled algorithmic pattern generator, and the memory to be tested is determined according to the data information and address information output from the pattern generator. It is designed to drive the data pin and address pin of the element, respectively.
また、アルゴリズミック・パターン発生器にあっては、
演算によってデータ情報を発生する関係から、比較的単
純なデータ情報のパターンを発生することはできるが、
複雑なデータ情報のパターンを発生することは困難であ
る。そこで、そのような複雑なデータ情報のパターンが
必要な場合に備えて、別にパターンメモリが用意されて
いる。In addition, for algorithmic pattern generators,
Although it is possible to generate relatively simple patterns of data information from the relationships that generate data information through operations,
Generating complex data information patterns is difficult. Therefore, a separate pattern memory is prepared in case such a complex data information pattern is required.
複雑なアドレス情報のパターンが必要な場合には、パタ
ーン発生器から出力されるアドレス情報によってパター
ンメモリがアクセスされ、このパターンメモリから出力
される情報に従ってテスト対象メモリ素子のデータピン
が駆動される。If a complex pattern of address information is required, a pattern memory is accessed by the address information output from the pattern generator, and the data pins of the memory element under test are driven in accordance with the information output from the pattern memory.
［解決しようとする問題点コ
このように、パターンメモリによって、アルゴリズミッ
ク・パターン発生器では容易に発生できないような複雑
なデータ情報のパターンを発生することができる。[Problem to be Solved] In this way, pattern memories can generate complex patterns of data information that cannot easily be generated by algorithmic pattern generators.
しかし、そのデータ情報はアドレス情報によって指定さ
れたアドレスの記憶情報であるから、アドレス情報のパ
ターンに依存したデータ情報パターンしか発生すること
ができない。However, since the data information is storage information of the address specified by the address information, only data information patterns that depend on the pattern of the address information can be generated.
換言すれば、複雑なデータ情報のパターン今発生できる
とはいっても、メモリ素子のあるアドレスについてテス
トする時のデータピン駆動用のデータ情報は、そのアド
レスに対応して決まってしまう。In other words, even though a complex data information pattern can be generated now, the data information for driving data pins when testing a certain address of a memory element is determined in accordance with that address.
［発明の目的コ
したがって、この発明の目的は、そのようなアドレス情
報と依存関係のない、複雑なデータ情報のパターンを発
生して、メモリ素子のテストを行い得るメモリテスタを
提供することにある。[Object of the Invention] Therefore, an object of the present invention is to provide a memory tester that can generate a pattern of complex data information that is independent of such address information and can test a memory element. .
［問題点を解決するための手段］
この目的を達成するために、この発明は、メモＩＪ Ｉ
Ｃのテストを行うメモリテスタにおいて、アルゴリズ
ミック番パターン発生器から出力されるデータ情報をア
ドレス情報としてパターンメモリに供給して該パターン
メモリをアクセスし、該パターンメモリの出力情報に従
ってメモリ素子のデータピンを駆動することを特徴とす
るものである。[Means for Solving the Problems] To achieve this objective, the present invention
In a memory tester that performs a test of C, the data information output from the algorithmic number pattern generator is supplied to the pattern memory as address information to access the pattern memory, and the data pin of the memory element is accessed according to the output information of the pattern memory. It is characterized by driving.
［作用コ
このように、アルゴリズミック・パターン発生器から出
力されるデータ情報をアドレス情報としてパターンメモ
リがアクセスされ、このパターンメモリの出力情報がメ
モリ素子のデータピンの駆動のためのデータ情報として
用いられる。そして、アルゴリズミック・パターン発生
器から出力されるデータ情報は、アドレスピンとは無関
係に制御可能な情報である。[Operation] In this way, the pattern memory is accessed using the data information output from the algorithmic pattern generator as address information, and the output information of this pattern memory is used as data information for driving the data pin of the memory element. It will be done. The data information output from the algorithmic pattern generator is information that can be controlled independently of the address pins.
したがって、この発明によれば、アドレス情報と関係な
く、データ情報を複雑に変化させながらメモリ素子のテ
ストを行うことができる。Therefore, according to the present invention, it is possible to test a memory element while changing data information in a complicated manner, regardless of address information.
［実施例コ
以下、図面を参！！（（Ｌ 、この発明の一実施例につ
いて説明する。[See the drawings below for examples! ! ((L) An embodiment of this invention will be described.
第１図は、この発明によるメモリテスタの一実施例の要
部構成を簡略化して示す機能的ブロック図である。FIG. 1 is a functional block diagram showing a simplified configuration of essential parts of an embodiment of a memory tester according to the present invention.
この図において、１０は従来と同様なアルゴリズミック
・パターン発生器である。１２および１４はそれぞれマ
ルチプレクサである。１６はアルゴリズミック・パター
ン発生器１０では発生しえない複雑なパターンを発生す
るためのパターンメモリである。このパターンメモリ１
６は、ＲＯＭまたは図示しない上位のＣＰＵによって記
憶情報を書き換え可能なＲＡＭから構成される。In this figure, 10 is an algorithmic pattern generator similar to the conventional one. 12 and 14 are multiplexers, respectively. 16 is a pattern memory for generating complex patterns that cannot be generated by the algorithmic pattern generator 10; This pattern memory 1
Reference numeral 6 includes a ROM or a RAM whose stored information can be rewritten by a host CPU (not shown).
従来のメモリテスタにおいては、アルゴリズミック・パ
ターン発生器１０から出力されるアドレス情報信号１８
が直接的にパターンメモリ１６゛に与えられていた。In a conventional memory tester, the address information signal 18 output from the algorithmic pattern generator 10 is
was directly applied to the pattern memory 16'.
これに対し、このメモリテスタにあっては、新たに設け
られたマルチプレクサ１２を介して、アルゴリズミック
・パターン発生器１０から出力されるアドレス情報信号
１８またはデータ情報信号２０の一方が選択されてパタ
ーンメモリ１６に供給されるようになっている。マルチ
プレクサ１２の入力選択は、図示しない上位のＣＰＵに
より制御信号１２ａを通じて制御される。On the other hand, in this memory tester, either the address information signal 18 or the data information signal 20 outputted from the algorithmic pattern generator 10 is selected via the newly provided multiplexer 12 to generate the pattern. The data is supplied to the memory 16. Input selection of the multiplexer 12 is controlled by a host CPU (not shown) via a control signal 12a.
パターンメモリ１６の出力情報信号２２とデータ情報信
号２０は、マルチプレクサ
選択され、データ情報信号２４として出力される。The output information signal 22 and data information signal 20 of the pattern memory 16 are multiplexed and output as a data information signal 24.
このマルチプレクサ１４の入力選択は、図示しない上位
のＣＰＵにより、制御信号１４ａを通じて制御される。The input selection of this multiplexer 14 is controlled by a host CPU (not shown) through a control signal 14a.
データ情報信号２４は、従来と同様に、データフォーマ
ツタ２６によってタイミング調整を受けてから、テスタ
対象のメモリ素子３０のデータ・ピンに関連したピンエ
レクトロニクス２８に与えられる。Data information signal 24 is conventionally timed by data formatter 26 before being applied to pin electronics 28 associated with the data pins of memory device 30 being tested.
またぐアドレス情報信号１８は、従来と同様に、アドレ
スフォーマツタ３２によってタイミングを調整された後
、メモリ素子３０のアドレスピンに関連したピンエレク
トロニクス３４に与えられる。Straddling address information signal 18 is conventionally timed by address formatter 32 and then provided to pin electronics 34 associated with the address pins of memory device 30.
なお、クロックなどに関連した他の構成については、こ
の発明の要旨に直接関連しないので、図示ならびに説明
を割愛する。Note that other configurations related to clocks and the like are not directly related to the gist of the present invention, and therefore illustrations and descriptions thereof will be omitted.
このような構成のメモリテスタにおいて、単純なデータ
情報のパターンによってメモリ素子のテストを行う場合
には、マルチプレクサ１４はデータ情報信号２０を選択
するように制御され、データ情報信号２０がそのままデ
ータフォーマツタ２６を介してピンエレクトロニクス２
８に与えられる。したがって、アルゴリズミック・パタ
ーン発生器１０により演算によって発生されたデータ情
報に従って、メモリ素子３０のデータピンは駆動される
。In a memory tester having such a configuration, when testing a memory element using a simple data information pattern, the multiplexer 14 is controlled to select the data information signal 20, and the data information signal 20 is directly sent to the data formatter. Pin electronics 2 via 26
given to 8. Therefore, the data pins of the memory device 30 are driven according to the data information generated by the algorithmic pattern generator 10 .
アルゴリズミック・パターン発生器１０によって発生で
きないような複雑なアドレス情報のパターンを用いてメ
モリ素子３０のテストを行いたい場合、マルチプレクサ
１４はパターンメモリ１６の出力情報信号２２を選択す
るように制御される。If it is desired to test the memory device 30 with a complex pattern of address information that cannot be generated by the algorithmic pattern generator 10, the multiplexer 14 is controlled to select the output information signal 22 of the pattern memory 16. .
また、マルチプレクサ１２は、データ情報信号２０また
はアドレス情報信号１８を選択するように制御される。Additionally, multiplexer 12 is controlled to select data information signal 20 or address information signal 18.
アドレス情報信号１８側にマルチプレクサ１２が制御さ
れた場合、アドレス情報信号１８によって指定されたパ
ターンメモリ１６のアドレスの記憶情報が出力情報信号
２２として読み出され、これに従ってメモリ素子３０の
データピンが駆動されることになる。When the multiplexer 12 is controlled by the address information signal 18 side, the storage information of the address of the pattern memory 16 specified by the address information signal 18 is read out as the output information signal 22, and the data pin of the memory element 30 is driven accordingly. will be done.
この場°合、従来技術に関連して前述したように、かな
り複雑なデータ情報のパターンによってデータピンを駆
動しテストを行うことができるが、アドレスに関係なく
データ情報を任意に変化させることはできない。In this case, as described above in connection with the prior art, testing can be performed by driving the data pins with a fairly complex pattern of data information, but it is not possible to arbitrarily change the data information regardless of the address. Can not.
他方、データ情報信号２０がパターンメモリ１６に対し
て与えられるようにマルチプレクサ１２が制御された場
合、データ情報信号２０によって指定されたパターンメ
モリ１６のアドレスの記憶情報が読み出され、それがデ
ータ情報信号２４としてデータフォーマツタ２６を経由
しピンエレクトロニクス２８に与えられる。On the other hand, when the multiplexer 12 is controlled so that the data information signal 20 is applied to the pattern memory 16, the stored information at the address of the pattern memory 16 specified by the data information signal 20 is read out, and it is converted into data information. The signal 24 is applied to the pin electronics 28 via the data formatter 26 .
この場合、データ情報信号２０はアドレス情報信号１８
と独立に制御されるものであるから、アドレス情報信号
１８に依存しない出力情報信号２２を得られる。すなわ
ち、アドレスに依存することなく、複雑に変化するデー
タ情報に従ってデータピンを駆動して、メモリ素子３０
のテストを行うことができる。In this case, the data information signal 20 is the address information signal 18
Since the output information signal 22 is controlled independently of the address information signal 18, an output information signal 22 that does not depend on the address information signal 18 can be obtained. That is, the memory element 30 is driven by driving the data pins according to data information that changes in a complex manner without depending on the address.
can be tested.
以」−１一実施例について説明したが、この発明はそれ
だけに限定されるものではなく、その要旨を逸脱しない
範囲内で種々変形して実施し得るものである。Although one embodiment has been described below, the present invention is not limited thereto, and can be implemented with various modifications without departing from the gist thereof.
［発明の効果］
以上説明したように、この発明は、アルゴリズミック・
パターン発生器から出力されるデータ情報をアドレス情
報として用いてパターンメモリをアクセスし、このパタ
ーンメモリの出力情報に従ってメモリ素子のデータピン
を駆動するから、アドレス情報と関係なく、データ情報
を複雑に変化させながらメモリ素子のテストを実行可能
なメモリテスタを実現できるものである。[Effects of the invention] As explained above, this invention achieves the algorithmic
The pattern memory is accessed using the data information output from the pattern generator as address information, and the data pins of the memory element are driven according to the output information of this pattern memory, so the data information can be changed in a complex manner regardless of the address information. Accordingly, it is possible to realize a memory tester that can test a memory element while performing a test on a memory element.
第１図は、この発明によるメモリテスタの一実施例の要
部構成を簡略化して示す機能的ブロック図である。
１０・・・アルゴリズミ’７り・パターン発生器、１２
．１４・・・マルチプレクサ、１６・・・パターンメモ
リ、１８・・・アドレス情報信号、２０・・・データ情
報信号、２６・・・データフォーマツタ、２８．３４・
・・ピンエレクトロニクス、３２・・・アドレスフォー
マツタ、３０・・・メモリ素子。FIG. 1 is a functional block diagram showing a simplified configuration of essential parts of an embodiment of a memory tester according to the present invention. 10...Algorithm '7ri/pattern generator, 12
．． 14... Multiplexer, 16... Pattern memory, 18... Address information signal, 20... Data information signal, 26... Data formatter, 28.34.
...Pin electronics, 32...Address formatter, 30...Memory element.
Claims (1)
、アルゴリズミック・パターン発生器から出力されるデ
ータ情報をアドレス情報としてパターンメモリに供給し
て該パターンメモリをアクセスし、該パターンメモリの
出力情報に従ってメモリ素子のデータピンを駆動するこ
とを特徴とするメモリテスタ。(1) In a memory tester that tests a memory element, the data information output from the algorithmic pattern generator is supplied to the pattern memory as address information, the pattern memory is accessed, and the memory is accessed according to the output information of the pattern memory. A memory tester characterized by driving a data pin of an element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119807A JPS62277699A (en) | 1986-05-24 | 1986-05-24 | Memory tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119807A JPS62277699A (en) | 1986-05-24 | 1986-05-24 | Memory tester |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62277699A true JPS62277699A (en) | 1987-12-02 |
Family
ID=14770711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119807A Pending JPS62277699A (en) | 1986-05-24 | 1986-05-24 | Memory tester |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62277699A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144384A (en) * | 1989-10-31 | 1991-06-19 | Sony Tektronix Corp | Digital pattern generator |
-
1986
- 1986-05-24 JP JP61119807A patent/JPS62277699A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144384A (en) * | 1989-10-31 | 1991-06-19 | Sony Tektronix Corp | Digital pattern generator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04218785A (en) | Ic tester | |
| KR870004454A (en) | Test Pattern Generator | |
| JPH0434109B2 (en) | ||
| JP4334285B2 (en) | Semiconductor test apparatus and control method thereof | |
| JP3871384B2 (en) | Defect analysis memory for semiconductor memory test equipment | |
| KR100295546B1 (en) | Semiconductor device testing apparatus | |
| KR100545440B1 (en) | Semiconductor Testing Apparatus | |
| US7472327B2 (en) | Pattern generator and test apparatus | |
| JPS62277699A (en) | Memory tester | |
| KR970705758A (en) | TEST PATTERN GENERATOR | |
| US6374376B1 (en) | Circuit, system and method for arranging data output by semiconductor testers to packet-based devices under test | |
| JPH0712900A (en) | Ic tester | |
| JPH10253707A (en) | Tester for integrated circuit | |
| JPH0267977A (en) | Memory testing apparatus | |
| JPS61201343A (en) | Method and device for controlling test pattern generation | |
| JPS60185300A (en) | Transfer device of pattern data | |
| JPH07280893A (en) | Semiconductor memory test system | |
| JPH0688859A (en) | Waveform generator for semiconductor testing device | |
| JPS59225368A (en) | Logic circuit tester | |
| JPS62259145A (en) | Generating device for algorithmic pattern | |
| JPH1083697A (en) | Test signal generating device for ic test device | |
| JPH0882659A (en) | Impressing pattern setting circuit | |
| JPS61241674A (en) | Test pattern generator | |
| JPH10213629A (en) | Lsi testing apparatus | |
| JPH02284077A (en) | Testing device for logic integrated circuit |