JPS62273695A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62273695A JPS62273695A JP61114639A JP11463986A JPS62273695A JP S62273695 A JPS62273695 A JP S62273695A JP 61114639 A JP61114639 A JP 61114639A JP 11463986 A JP11463986 A JP 11463986A JP S62273695 A JPS62273695 A JP S62273695A
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- JP
- Japan
- Prior art keywords
- transistor
- sense
- resistor
- memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
- 244000201986 Cassia tora Species 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ、特に情報読み出しをすみやか
に行なうために好適な半導不メモリに関するものである
。
に行なうために好適な半導不メモリに関するものである
。
第３図は、従来からよく用いられているセンスおよび出
力回路である。メモリセルからの信号を得るために、ト
ランジスタＴ１とＩｒ２のエミッタがそれぞれ、Ｄ線お
よびＤ線に後続されている。
力回路である。メモリセルからの信号を得るために、ト
ランジスタＴ１とＩｒ２のエミッタがそれぞれ、Ｄ線お
よびＤ線に後続されている。
今、選択されたメモリセルの２つのトランジスタＴＭＩ
とＴＭ ２ Ｏ５ちＴＭｓカＯＮＩ、、、Ｔｗ２がＯＦ
Ｆしているとする。このとキ、読み出し電ｄ１１．ｈは
それぞれ、トランジスタＴＭＩおよびＴＭ２から流れる
。即ち、メモリセルの情報（ＴＭＩ ＃ Ｔｔ２のどち
らがオンか）に従って、センス回路のトランジスタＴ
１ａ Ｔ ２のどちらか片方に読出しＰＩｔ、流が流
れることになる。これにより、抵抗Ｒ＋ とＲ２のどち
らかに続出し１ｃ流が流れ抵抗Ｒ１とＲ２での電圧−下
に差が生じる。この電圧降下の差はトランジスタＴ７と
ＴａＫよるエミツタフオロワ金介して、電流切換回路を
構成するトランジスタＴ。
とＴＭ ２ Ｏ５ちＴＭｓカＯＮＩ、、、Ｔｗ２がＯＦ
Ｆしているとする。このとキ、読み出し電ｄ１１．ｈは
それぞれ、トランジスタＴＭＩおよびＴＭ２から流れる
。即ち、メモリセルの情報（ＴＭＩ ＃ Ｔｔ２のどち
らがオンか）に従って、センス回路のトランジスタＴ
１ａ Ｔ ２のどちらか片方に読出しＰＩｔ、流が流
れることになる。これにより、抵抗Ｒ＋ とＲ２のどち
らかに続出し１ｃ流が流れ抵抗Ｒ１とＲ２での電圧−下
に差が生じる。この電圧降下の差はトランジスタＴ７と
ＴａＫよるエミツタフオロワ金介して、電流切換回路を
構成するトランジスタＴ。
およびＴ１０のベースへ伝達される。メモリセルの情報
はこの電流切換回路によりＥＣＬレベルに変換され、メ
モリのデータ出力としてテッグ外部に出力される。この
回路ではメモリセルの情報を続明 細 書 １０発明の名称 半導体記憶装置 ２、特許請求の範囲 １、ディジット線とワード線との交点にａ数個のメモリ
・セルを有するメモリセルアレーと、前記メモリセルの
情報を続出すために該ディジット線に接続′されたセン
ス・トランジスタと、該センス・トランジスタのコレク
タが共通に接続されているセンス線と、トランジスタを
介して該センス線Ｋｍ続されているセンス用の負荷抵抗
とを含む半導体メモリ【おいて、該負荷抵抗が正の′Ｉ
ｉｔ源に接続されていることを特徴とする半導体記憶装
置。
はこの電流切換回路によりＥＣＬレベルに変換され、メ
モリのデータ出力としてテッグ外部に出力される。この
回路ではメモリセルの情報を続明 細 書 １０発明の名称 半導体記憶装置 ２、特許請求の範囲 １、ディジット線とワード線との交点にａ数個のメモリ
・セルを有するメモリセルアレーと、前記メモリセルの
情報を続出すために該ディジット線に接続′されたセン
ス・トランジスタと、該センス・トランジスタのコレク
タが共通に接続されているセンス線と、トランジスタを
介して該センス線Ｋｍ続されているセンス用の負荷抵抗
とを含む半導体メモリ【おいて、該負荷抵抗が正の′Ｉ
ｉｔ源に接続されていることを特徴とする半導体記憶装
置。
３、発明の詳細な説明
〔産業上の利用分野〕
不発明は、半導体メモリ、特に情報読み出しをすみやか
に行なうために好適な半導体メモ１７ Ｋ関するもので
ある。
に行なうために好適な半導体メモ１７ Ｋ関するもので
ある。
て従来の技術〕
み出すときにメモリセルのデータ出力をＥＣＬＶペルに
変換する回路を通すため、そこでの遅延時間がメモリの
読み出し時間の増大の原因となっている。
変換する回路を通すため、そこでの遅延時間がメモリの
読み出し時間の増大の原因となっている。
この欠点を改善したのが第４図に示す回路である（昭和
５８年度域子連信学会半導体・材料部門全国大袋博演論
文果シ／ボジウム５２−３．昭和５８手９月３９４員）
。第４図ではトランジスタ′ｒ１とＴ鵞のベースはそｎ
ぞれＤ線とＤ線で接続されておシ、トラ／ジスタＴｔ
とＴｔは’＜ｆｉ切切回回路形成し、ベースのべ位の高
い方のトランジスタから、Ｘ流源工８の続出し−流が流
れるようになっている。この回路では読み出し時間を短
縮するためにセンスおよび出力回路の段数を第１図に比
較し削減しである。
５８年度域子連信学会半導体・材料部門全国大袋博演論
文果シ／ボジウム５２−３．昭和５８手９月３９４員）
。第４図ではトランジスタ′ｒ１とＴ鵞のベースはそｎ
ぞれＤ線とＤ線で接続されておシ、トラ／ジスタＴｔ
とＴｔは’＜ｆｉ切切回回路形成し、ベースのべ位の高
い方のトランジスタから、Ｘ流源工８の続出し−流が流
れるようになっている。この回路では読み出し時間を短
縮するためにセンスおよび出力回路の段数を第１図に比
較し削減しである。
ところで、コレクタ・ドツト方式のセンス回路では一般
に、電流源工３および工４の゛ｒＩＬ流値を大きくする
とコレクタ・ドツトライン（センスＪ）のインピーダン
スが低くなりメモリの読み出し動作が速くなることは既
知である。しかし、第２図に示した回路では直流源■３
の１ｃ＃ｌ、値が大きくなると１流工３による抵抗８重
での電圧降下が大きくなり、メモリのデータ出力はＥＣ
Ｌレベルからずれるという欠点がめった。
に、電流源工３および工４の゛ｒＩＬ流値を大きくする
とコレクタ・ドツトライン（センスＪ）のインピーダン
スが低くなりメモリの読み出し動作が速くなることは既
知である。しかし、第２図に示した回路では直流源■３
の１ｃ＃ｌ、値が大きくなると１流工３による抵抗８重
での電圧降下が大きくなり、メモリのデータ出力はＥＣ
Ｌレベルからずれるという欠点がめった。
本発明は、前述の如き欠点を改善するものであり、その
目的は情報読み出しきすみやかに行なうことが出来るセ
ンスおよび出力回路を有する半導体記１意装置を提供す
ることにある。
目的は情報読み出しきすみやかに行なうことが出来るセ
ンスおよび出力回路を有する半導体記１意装置を提供す
ることにある。
本発明半導体記憶装置は、そのセンスおよび出力回路に
おいて、抵抗几ｌでの電圧降下の補償用として、抵抗Ｒ
＋の一端に正の電圧源が接続される。
おいて、抵抗几ｌでの電圧降下の補償用として、抵抗Ｒ
＋の一端に正の電圧源が接続される。
上述の如き構成によれば、メモリのデータ出力がＥＣＬ
レベルからずれることなく１回路段数の削減ができ、読
み出し時間短縮が可能となる。
レベルからずれることなく１回路段数の削減ができ、読
み出し時間短縮が可能となる。
以下、本発明の実施例について詳細に説明する。
第１図は本発明の一実施例を示す回路図である。
トランジスタＴｌおよびＴ２によるメモリセルからの信
号を読み出す方法は第１図に示した従来例と同じ方法で
ある。この実施例では、トランジスタＴ１のコレクタか
ら出力信号をとり出し、抵抗几１の一端を正の電圧源に
接続することにより。
号を読み出す方法は第１図に示した従来例と同じ方法で
ある。この実施例では、トランジスタＴ１のコレクタか
ら出力信号をとり出し、抵抗几１の一端を正の電圧源に
接続することにより。
その正電圧源はｔ流源は電ｔＩＬ源Ｉ３の１流による抵
抗几ｌでの電圧降下を補償している。すなわち。
抗几ｌでの電圧降下を補償している。すなわち。
正電圧源によシ、ノードａの電位を引き上げることによ
り、データ出力の電位が回路段数を削減してもＥＣＬＶ
ベルを保つことが可能となる。
り、データ出力の電位が回路段数を削減してもＥＣＬＶ
ベルを保つことが可能となる。
第２図は本発明のもう一つの実施例で第１図のトランジ
スタＴ２のコレクタからも出力を取り出している。更に
トランジスタＴ６のエミッタはチップ内部で５０Ω抵抗
Ｒ４で終端されている。これにより、データ出力のレベ
ルがハイ（Ｈｉｇｈ）でろろうとロー（ＬＯＷ）であろ
うとトランジスタ′ｒ５とトランジスタｌｐ６に流れる
電流の和は一定である。従って、第２図における回路の
利点は。
スタＴ２のコレクタからも出力を取り出している。更に
トランジスタＴ６のエミッタはチップ内部で５０Ω抵抗
Ｒ４で終端されている。これにより、データ出力のレベ
ルがハイ（Ｈｉｇｈ）でろろうとロー（ＬＯＷ）であろ
うとトランジスタ′ｒ５とトランジスタｌｐ６に流れる
電流の和は一定である。従って、第２図における回路の
利点は。
データ出力のレベルが切換わる過渡時【おいて電源イ流
が変化しないため、電源電圧に乗る雑音が低減され、そ
の雑音が原因で、発生する種々の誤動作を防ぐことがで
きることでるる。
が変化しないため、電源電圧に乗る雑音が低減され、そ
の雑音が原因で、発生する種々の誤動作を防ぐことがで
きることでるる。
第５図では、第２図におけるトランジスタＴ６のエミッ
タの５０Ω抵抗での終端をチップ外部で行なっている。
タの５０Ω抵抗での終端をチップ外部で行なっている。
これにより、第２図に示した例と同様に、データ出力の
レベルが変移する過渡時の電源雑音が防止できると同時
に１選択メモリセルの情報だけでなく、その補数も読み
出すことが可能である。
レベルが変移する過渡時の電源雑音が防止できると同時
に１選択メモリセルの情報だけでなく、その補数も読み
出すことが可能である。
第６図はメモリセルからの信号の読み出しをトランジス
タＴＩとトランジスタＴ２によシ第２図に示した従来例
と同じ方法で行なっている。トランジスタＴＩおよびＴ
！の後続回路は第１図に示した実施例と同様である。
タＴＩとトランジスタＴ２によシ第２図に示した従来例
と同じ方法で行なっている。トランジスタＴＩおよびＴ
！の後続回路は第１図に示した実施例と同様である。
第７図は第６図のトランジスタＴ２のコレクタにも出力
回路を設け、トランジスタＴ６のエミッタをテッグ内部
において５０Ω抵抗Ｒ４で終端したものである。これに
より、第２図の実施例で示した様に、電源雑音が防止で
きる。
回路を設け、トランジスタＴ６のエミッタをテッグ内部
において５０Ω抵抗Ｒ４で終端したものである。これに
より、第２図の実施例で示した様に、電源雑音が防止で
きる。
第８図は５ｇ７図でトランジスタＴ６のエミッタをチッ
プ外部で５０Ω抵抗で終端するものでるる。
プ外部で５０Ω抵抗で終端するものでるる。
第５図で示した実施例と同様に選択メモリセルの情報と
その補数を同時に出力することができる。
その補数を同時に出力することができる。
本発明によればメモリのデータ出力をＥＣＬレベルに保
ったまま、センスおよび出力回路段数を削減でき、メモ
リの読み出し時間の短縮に極めて効果がめる。
ったまま、センスおよび出力回路段数を削減でき、メモ
リの読み出し時間の短縮に極めて効果がめる。
５ｇｔ図、第２図および第５図乃至第８図は本発明の実
施例を示す回路図、第３図、第４図は夫々従来例を示す
回路図である。 νＶ・・・ワード線、Ｄ、Ｄ・・・ディジット線、Ｔ・
・・トラ≧ （ 手 続 補 正 書 （方式）事件の表示 昭和６１年 特 許願 第１１４６３９号発明の名称
半導体記憶装置 補正をする者 事件との関係 特許出願人 名称（５１０） 株式会社 日 立 製
作 所名称 日立デバイスエンジニアリン
グ株式会社補正の対象 明細書
施例を示す回路図、第３図、第４図は夫々従来例を示す
回路図である。 νＶ・・・ワード線、Ｄ、Ｄ・・・ディジット線、Ｔ・
・・トラ≧ （ 手 続 補 正 書 （方式）事件の表示 昭和６１年 特 許願 第１１４６３９号発明の名称
半導体記憶装置 補正をする者 事件との関係 特許出願人 名称（５１０） 株式会社 日 立 製
作 所名称 日立デバイスエンジニアリン
グ株式会社補正の対象 明細書
Claims (1)
- １、ディジット線とワード線との交点に複数個のメモリ
・セルを有するメモリセルアレーと、前記メモリセルの
情報を読出すために該ディジット線に接続されたセンス
・トランジスタと、該センス・トランジスタのコレクタ
が共通に後続されているセンス線と、トランジスタを介
して該センス線に接続されているセンス用の負荷抵抗と
を含む半導体メモリにおいて、該負荷抵抗が正の電源に
接続されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114639A JPS62273695A (ja) | 1986-05-21 | 1986-05-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114639A JPS62273695A (ja) | 1986-05-21 | 1986-05-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62273695A true JPS62273695A (ja) | 1987-11-27 |
Family
ID=14642843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61114639A Pending JPS62273695A (ja) | 1986-05-21 | 1986-05-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62273695A (ja) |
-
1986
- 1986-05-21 JP JP61114639A patent/JPS62273695A/ja active Pending
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