JPS62269561A - Data transmission equipment - Google Patents

Data transmission equipment

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Publication number
JPS62269561A
JPS62269561A JP61113963A JP11396386A JPS62269561A JP S62269561 A JPS62269561 A JP S62269561A JP 61113963 A JP61113963 A JP 61113963A JP 11396386 A JP11396386 A JP 11396386A JP S62269561 A JPS62269561 A JP S62269561A
Authority
JP
Japan
Prior art keywords
block
data
confirmation signal
time
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61113963A
Other languages
Japanese (ja)
Inventor
Shinichiro Tomiyasu
冨安 信一郎
Hideji Ishii
秀治 石井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic System Solutions Japan Co Ltd
Original Assignee
Matsushita Graphic Communication Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Graphic Communication Systems Inc filed Critical Matsushita Graphic Communication Systems Inc
Priority to JP61113963A priority Critical patent/JPS62269561A/en
Publication of JPS62269561A publication Critical patent/JPS62269561A/en
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Abstract

PURPOSE:To resend data to an error without decreasing a transmission efficiency by measuring the delaying time of a line beforehand and judging whether or not a confirming signal to a transmitted data block is detected in the measured delaying time. CONSTITUTION:Prior to the transmission of data, a control main body part 13 accumulates dummy data D(O)-D(N) to a buffer memory 12, and this is outputted to a line 18 and transmitted to a receiving side. Simultaneously with the output, a timer circuit 15 is operated and a time measurement is started. Thus, from the time of transmitting the data D(O) up to the time of receiving a confirming signal Al, a delaying time Td of the one-way line is counted. Thereafter, a transmitting side outputs actual data to the line 18. A confirming signal sending circuit 19 detects the arrival of the confirming signal to a block B(theta) after the delaying time Td counted earlier from the time of sending the block B(theta) passes. Thus, when the confirming signal is absent, it can be specified to which transmitting block the confirming signal is equivalent.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はエラーデータを送信側より再送するデータ伝送
装置に関する。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a data transmission device for retransmitting error data from a transmitting side.

従来の技術 第4図は従来のデータ伝送装置の一例を示す概略ブロッ
ク図である。
BACKGROUND OF THE INVENTION FIG. 4 is a schematic block diagram showing an example of a conventional data transmission device.

このデータ伝送装置は、データを生成するデ一り発生部
1と、データ発生部1から送出されるテークを蓄積する
バッファメモリ2と、テーク発生部1及びバッファメモ
リ2に接続し、バッファメモリ2に蓄積されたテークを
所定の固定したブロックに分割して、これに所定の誤り
訂正符号を付加してモデム4へ出力させる制御部3とを
有している。モデム4に入力したブロック毎に分割され
たテークはハイフリット回路5を介して回線6へ送出さ
れる。
This data transmission device includes a data generation unit 1 that generates data, a buffer memory 2 that stores takes sent from the data generation unit 1, a buffer memory 2 that is connected to the take generation unit 1 and the buffer memory 2, and The control section 3 divides the accumulated takes into predetermined fixed blocks, adds a predetermined error correction code to the blocks, and outputs the blocks to the modem 4. The takes input into the modem 4 and divided into blocks are sent to the line 6 via the high flit circuit 5.

回線6に接続した受信側では、第5図に示すように受は
取ったプロ7りB(N)が正しいと判断すると、次のブ
ロックB(N+1)を受信中に確認信号A(N)を送出
する。このN認信号A(N )はハイブリッド回路5に
接続した確認信号検出回路7によって検出される。そし
て、ブロックB(N)が正しく受信されたものとして判
断され、プロ7りB(N+1)の送出を完了するさ、次
のブロックB(N+2)の送出を開始する。
On the receiving side connected to line 6, as shown in Fig. 5, if the receiver determines that the received block B(N) is correct, it sends a confirmation signal A(N) while receiving the next block B(N+1). Send out. This N confirmation signal A(N) is detected by a confirmation signal detection circuit 7 connected to the hybrid circuit 5. Then, it is determined that block B(N) has been correctly received, and once the sending of block B(N+1) is completed, the sending of the next block B(N+2) is started.

一方、受信されたブロックが誤りだった場合、受信側は
送信側にあるデータ伝送装置へ確認信号を出力しない。
On the other hand, if the received block is incorrect, the receiving side does not output a confirmation signal to the data transmission device on the transmitting side.

例えば、第6図に示すように送信側で送ったブロックB
(M)を受信側が受けてこれに誤りがあると判断すると
、受信側では次のブロックB(M+1)を受信中に確認
信号を送出しない。送信側ではブロックB(M+1)を
送出中に確認信号を受信できないさブロックB(M−1
−1)送出後ブロックB(IV[)を再び送出する。
For example, as shown in Figure 6, block B sent by the transmitter
(M) and determines that there is an error in it, the receiving side does not send out a confirmation signal while receiving the next block B (M+1). The transmitting side cannot receive the confirmation signal while sending block B (M-1).
-1) After sending, send block B (IV[) again.

発明が解決しようとする問題点 しかしながら、このようなデータ伝送装置は回線に遅延
がある場合、適正に運用できないことがあった。特に、
衛星通信を適用した国際回線では、必ず遅延があり実質
上使用することは困難であった。
Problems to be Solved by the Invention However, such a data transmission device may not be able to operate properly if there is a delay in the line. especially,
International lines using satellite communications always have delays, making them virtually impossible to use.

上述問題は以下の理由で生ずる。すなわち、送信側では
受信側から送られてくる確認信号を次のブロック送出中
という固定された時間帯で待っているが、回線に遅延が
あると、受信した確認信号がそれまでに送出したどのブ
ロックに対応するのか判断てきなくなってしまうために
、上述の問題が生じる。
The above problem arises for the following reasons. In other words, the sending side waits for the confirmation signal sent from the receiving side at a fixed time period during which the next block is being sent, but if there is a delay in the line, the received confirmation signal will The above-mentioned problem occurs because it is not possible to determine whether the block corresponds to the block.

この対策として、回線の遅延をカバーするようにあらか
じめ送出するブロックサイズを大きくしておき、次のブ
ロックを送出中に確認信号が充分送信側に到達するよう
にした方法が考えられる。しかし、この方法では誤りが
あった場合、再送しなければならないデータの量が多く
なり、伝送効率が悪くなるという欠点がある。
As a countermeasure to this problem, a method can be considered in which the size of the block to be sent is increased in advance to cover the line delay, so that the confirmation signal sufficiently reaches the sending side while the next block is being sent. However, this method has the disadvantage that when an error occurs, the amount of data that must be retransmitted increases, resulting in poor transmission efficiency.

本発明は、上述の問題点に鑑みて為されたもので、遅延
のある回線に適用しても伝送効率を落とすことなく誤り
に対してデータを再送することができるデータ伝送装置
を提供することを目的とする。
The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to provide a data transmission device that can retransmit data in response to an error without reducing transmission efficiency even when applied to a line with delays. With the goal.

問題点を解決するための手段 本発明は上記目的を達成するため、データをブロック毎
に正誤判定した確認信号を受信側から入力しこれを検出
する確認信号検出回路と、あらかじめ回線の遅延時間を
測定しておき、測定されたこの遅延時間に従って確認信
号に対応するブロックを特定する制御部とを備えている
Means for Solving the Problems In order to achieve the above object, the present invention includes a confirmation signal detection circuit that inputs and detects a confirmation signal that determines whether data is correct or incorrect for each block from the receiving side, and a confirmation signal detection circuit that detects the confirmation signal that determines whether data is correct or incorrect for each block. and a control unit that specifies the block corresponding to the confirmation signal according to the measured delay time.

作用 制御部であらかじめ回線の遅延時間を測定しておく一方
、送信したデータブロックに対する確認信号がこの測定
した遅延時間に確認信号検出回路で検出されるか否かが
判断される。この遅延時間に従って確認信号が検出され
ない場合、その確認信号に対応するデータブロックが再
び送出される。
While the delay time of the line is measured in advance by the action control section, it is determined whether or not the confirmation signal for the transmitted data block is detected by the confirmation signal detection circuit during the measured delay time. If a confirmation signal is not detected according to this delay time, the data block corresponding to the confirmation signal is sent out again.

実施例 第1図は本発明の一実施例のデータ伝送装置を示す概略
ブロック図である。
Embodiment FIG. 1 is a schematic block diagram showing a data transmission apparatus according to an embodiment of the present invention.

このデータ伝送装置は、データを生成するためのデータ
発生部11と、データ発生部11から送出されるデータ
を蓄積するバッファメモリ12と、データ発生部11及
びバッファメモリ12に接続し、バッファメモリ12に
蓄積されたデータを所定の固定したプロ7りに分割して
、これに所定の誤り訂正符号を付加してモデム14へ出
力させる制御本体部13とを有している。
This data transmission device includes a data generation section 11 for generating data, a buffer memory 12 for accumulating data sent from the data generation section 11, and a buffer memory 12 connected to the data generation section 11 and the buffer memory 12. The control main unit 13 divides the data stored in the data into predetermined fixed processors 7, adds a predetermined error correction code to the data, and outputs the divided data to the modem 14.

モデム14に入力したブロック毎に分割されたデータは
ハイブリッド回路17を介して回線18へ出力され、そ
の後、受信側へ送信される。
The data input into the modem 14 and divided into blocks is output to the line 18 via the hybrid circuit 17, and then transmitted to the receiving side.

受信側では送られたブロックが誤りか否かを判定し、誤
りてないと判定すると確認信号を回線18を介してハイ
ブリッド回路17へ送出する。この確認信号はハイブリ
ッド回路17と制御本体部13との間に接続された確認
信号検出回路19によって検出される。制御本体部i3
にはタイマー回路15が接続されており、このタイマー
回路15はブロック送信時間、確認信号送信時間を計測
するようにしである。本実施例では制御本体部13とタ
イマー回路15とて制御部16を構成している。
On the receiving side, it is determined whether the sent block is an error or not, and if it is determined that there is no error, a confirmation signal is sent to the hybrid circuit 17 via the line 18. This confirmation signal is detected by a confirmation signal detection circuit 19 connected between the hybrid circuit 17 and the control main body section 13. Control body part i3
A timer circuit 15 is connected to the timer circuit 15, and this timer circuit 15 is designed to measure the block transmission time and the confirmation signal transmission time. In this embodiment, the control main body section 13 and the timer circuit 15 constitute a control section 16.

以上のように構成されたデータ伝送装置は次のように動
作する。
The data transmission device configured as described above operates as follows.

まず、データの伝送に先立って、制御本体部13はバッ
ファメモリ12に第2図に示すようにダミーのデータD
(0)〜D(N)を蓄積し、これをモデム14、ハイブ
リッド回路17を介して回線18へ出力して受信側へ送
信する。この出力と同時に制御本体部13はタイマー回
路15を作動して時間計測を開始させるとともに、確認
信号検出回路19に確認信号が受信側から送信されたか
否かを検出させる。受信側は最初のブロックを正しく受
信するとただちに確認信号Aψは確認信号検出回路19
で確認信号AIとして受信され、タイマー回路15はこ
の時を計測する。そして、制御本体部13はデータD(
0)送信時から確認信号AI受信時までの時間から片道
の回線の遅延時間Tdを算出しておく。
First, prior to data transmission, the control main unit 13 stores dummy data D in the buffer memory 12 as shown in FIG.
(0) to D(N) are accumulated and outputted to the line 18 via the modem 14 and the hybrid circuit 17 to be transmitted to the receiving side. Simultaneously with this output, the control main unit 13 activates the timer circuit 15 to start time measurement, and causes the confirmation signal detection circuit 19 to detect whether or not a confirmation signal has been transmitted from the receiving side. As soon as the receiving side receives the first block correctly, the confirmation signal Aψ is sent to the confirmation signal detection circuit 19.
The confirmation signal AI is received as the confirmation signal AI, and the timer circuit 15 measures this time. Then, the control main unit 13 controls the data D(
0) Calculate the one-way line delay time Td from the time from the time of transmission to the time of reception of the confirmation signal AI.

このようにして回線の遅延時間Tdをあらかじめ算出し
た後、送信側は実際のデータを回線18へ出力する。受
信側で受けとったブロックが正しいと判断されたときの
確認信号の授受は第3図に示すようにして行なわれる。
After calculating the line delay time Td in advance in this way, the transmitting side outputs the actual data to the line 18. When the receiving side determines that the received block is correct, confirmation signals are exchanged as shown in FIG.

即ち、第3図に示す例では送信側ではブロックB(ψ)
〜B(N)を順次送出している。そして、受信側で受け
とったブロックB(ψ)が正しいと判断されると、確認
信号Aψが直ちに送出される。
That is, in the example shown in FIG. 3, on the transmitting side, block B(ψ)
~B(N) are sent out sequentially. If the receiving side determines that the received block B(ψ) is correct, a confirmation signal Aψ is immediately sent.

確認信号送出回路19はブロックB(ψ)送出時から先
に算出した遅延時間Td経過後、ブロックB(ψ)に対
する確認信号の到着を検出しはじめる。また、受信側で
送出した確認信号Aψが、時間Td経過して、確認信号
A′ψとして到着すると、ブロックB(ψ)は正しく受
信されたものと判断される。なお、この時点で送信側か
ら既にブロックB(2)は送信済であり、ブロックB(
3)が送られている段階となっており、ブロックB(0
)が正しいと確認されたことによって、送信側からは続
いてB(4)が送信されることになる。
The confirmation signal sending circuit 19 starts detecting the arrival of the confirmation signal for the block B(ψ) after the previously calculated delay time Td has elapsed since the sending of the block B(ψ). Further, when the confirmation signal Aψ sent out on the receiving side arrives as the confirmation signal A'ψ after the elapse of time Td, it is determined that the block B(ψ) has been correctly received. Note that at this point, block B(2) has already been sent from the sending side, and block B(
3) is being sent, and block B (0
) is confirmed to be correct, the sending side will subsequently send B(4).

なお、ブロックB(ψ)が受信側で誤りであると判定さ
れると、受信側は確認信号を送信側へ出力しない(この
場合、確認信号を出力しないことでブロックの誤りを示
しており、これが広い意味の確認信号となっている)。
Note that if block B (ψ) is determined to be an error on the receiving side, the receiving side does not output a confirmation signal to the transmitting side (in this case, not outputting a confirmation signal indicates that the block is error; This is a confirmation signal in a broader sense).

この結果、確認信号検出回路19は確認信号の到着検出
開始時点から遅延時間Tdが経過したとき、確認信号が
到着していないことを検出する。そして、この遅延時間
Tdによって誤りであると判定されたブロックがブロッ
クB(ψ)であると確定し、このブロックB(ψ)を既
に送出されたブロックB(3)に継続して再送出する。
As a result, the confirmation signal detection circuit 19 detects that the confirmation signal has not arrived when the delay time Td has elapsed from the start of detection of the confirmation signal arrival. Then, the block determined to be erroneous by this delay time Td is determined to be block B(ψ), and this block B(ψ) is retransmitted following the already transmitted block B(3). .

この後、ブロックB(′)以下についても同様にして、
正誤の判定が為され、必要に応じ再送出が行われてゆく
After this, do the same for block B(′) and below,
A determination is made as to whether the message is correct or not, and retransmission is performed as necessary.

なお、本実施例では説明しなかったが、HDLC手順に
おけるウィンドウサイズ(確認熱して連続して送出てき
るフレーム数)を回線の遅延時間に合わせておけば、最
適なウィンドウサイズを選択できる。
Although not explained in this embodiment, the optimum window size can be selected by adjusting the window size (the number of frames that are successively transmitted after confirmation) in the HDLC procedure to the delay time of the line.

発明の詳細 な説明したように、本発明によれば、制御部にタイマー
回路を備え、このタイマー回路によってあらかじめ回線
の遅延時間を算出しておくとともに、データ伝送時に確
認信号検出回路に確認信号が到着したか否かをタイマー
回路の計測時間に従って判定させており、確認信号が無
かった場合、その確認信号がどの送信プロッタに相当す
るかを特定できるので、余剰のブロックを再送出するこ
となく、該当する送信ブロックのみを直ちに再送出でき
て誤り信号の再送時の伝送効率を悪化させない。
As described in detail, according to the present invention, the control unit includes a timer circuit, the timer circuit calculates the delay time of the line in advance, and the confirmation signal is sent to the confirmation signal detection circuit during data transmission. Whether or not the block has arrived is determined according to the time measured by the timer circuit, and if there is no confirmation signal, it is possible to identify which transmitting plotter the confirmation signal corresponds to, so there is no need to resend surplus blocks. Only the corresponding transmission block can be retransmitted immediately, and transmission efficiency during retransmission of error signals is not deteriorated.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例のデータ伝送装置を示す概略
ブロック図、第2図は同データ伝送装置であらかじめ回
線の遅延時間を算出する方法を示す概略信号波形図、第
3図は同データ伝送装置の信号授受を示す概略波形図、
第4図は従来のデータ伝送装置の一例を示す概略ブロッ
ク図、第5図は受信側でブロックが正しいと判定された
ときの同データ伝送装置の動作を示す概略信号波形図、
第6図は受信側でブロックが誤りと判定されたときの同
データ伝送装置の動作例を示す概略信号波形図である。
FIG. 1 is a schematic block diagram showing a data transmission device according to an embodiment of the present invention, FIG. 2 is a schematic signal waveform diagram showing a method for calculating line delay time in advance in the same data transmission device, and FIG. A schematic waveform diagram showing signal exchange of the data transmission device,
FIG. 4 is a schematic block diagram showing an example of a conventional data transmission device, and FIG. 5 is a schematic signal waveform diagram showing the operation of the same data transmission device when a block is determined to be correct on the receiving side.
FIG. 6 is a schematic signal waveform diagram showing an example of the operation of the data transmission apparatus when a block is determined to be erroneous on the receiving side.

Claims (1)

【特許請求の範囲】[Claims] データをブロック毎に正誤判定した確認信号を受信側か
ら入力しこれを検出する確認信号検出回路と、あらかじ
め、回線の遅延時間を測定しておき、測定されたこの遅
延時間に従って前記確認信号に対応するブロックを特定
する制御部とを備え、誤信号を示す確認信号を受けたと
きこの確認信号に対応するデータのブロックを再送出す
ることを特徴とするデータ伝送装置。
A confirmation signal detection circuit that receives and detects a confirmation signal that determines whether data is correct or incorrect for each block is input from the receiving side, and a confirmation signal detection circuit that measures the delay time of the line in advance and responds to the confirmation signal according to the measured delay time. 1. A data transmission device, comprising: a control unit for specifying a block to be detected; and when receiving a confirmation signal indicating an erroneous signal, the data transmission device retransmits a block of data corresponding to the confirmation signal.
JP61113963A 1986-05-19 1986-05-19 Data transmission equipment Pending JPS62269561A (en)

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JP61113963A JPS62269561A (en) 1986-05-19 1986-05-19 Data transmission equipment

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JP61113963A JPS62269561A (en) 1986-05-19 1986-05-19 Data transmission equipment

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0855828A2 (en) * 1997-01-24 1998-07-29 Sharp Kabushiki Kaisha Communication apparatus and facsimile apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0855828A2 (en) * 1997-01-24 1998-07-29 Sharp Kabushiki Kaisha Communication apparatus and facsimile apparatus
EP0855828A3 (en) * 1997-01-24 2000-01-05 Sharp Kabushiki Kaisha Communication apparatus and facsimile apparatus

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