JPS6226215B2

JPS6226215B2 -

Info

Publication number: JPS6226215B2
Application number: JP8558579A
Authority: JP
Inventors: Toshitsune Hotsuta
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-07-06
Filing date: 1979-07-06
Publication date: 1987-06-08
Also published as: JPS5610756A

Description

【発明の詳細な説明】本発明は、時分割多元接続通信（以下
「TDMA」という。）方式で、スペースダイバシ
チ方式を使用した場合に、複数の受信信号の間に
生じる到着時間差を圧縮する装置に関するもので
ある。特に、スペースダイバシチ用の空中線距離
が数十Kmある場合にも、安定にしかも経済的に同
期をとることのできる装置を提供するものであ
る。

TDMA方式は、複数の地球局が、通信衛星に
塔載された１個の中継器を時分割的に共用して相
互に通信を行う通信方式である。この方式は周波
数分割による通信と比較すると、衛星中継通信方
式の場合に多くの長所を有するため、今後の衛星
通信の分野で大きな役割を果たすものと期待され
ている。

TDMA方式では、各地球局から送信される信
号はバーストと呼ばれる周期的な断続信号の形で
送信され、衛星中継器で、各地球局から到着した
バースト状信号が相互に重ならないように、各送
信局において送信時刻が制御される。このため、
基準局に定められた１個の地球局から送信される
特別な同期信号（以下「SUW」と略記する。）を
基準として、TDMAフレームを定義し、各地球
局から送信するバーストの配列をこのTDMAフ
レームに対して割当て、各バーストに含まれる同
期信号（以下「DUW」と略記する。）の位置を監
視制御することによつて上記の制御を実現してい
る。

すなわち、信号の送信にあたつては、各地球局
と衛星との距離は衛星の運動により時々刻々変化
するので、各地球局は自局が送信するバーストの
DUWとSUWの相対関係を監視し、これが決めら
れた関係になるように常に送信タイミングを制御
する。このために、各地球局はSUWを受信し
て、信号受信の基準となる受信フレームカウンタ
をこれに同期させ、このフレームカウンタの値と
各バーストのDUWにもとづいて信号の受信を行
う方式が一般的である。

一方、TDMA方式による衛星通信方式では、
地球局にスペースダイバシチ方式が用いられるこ
とが多い。スペースダイバシチ方式は、通信の信
頼性を上げるため、１つの地球局が複数の送受信
アンテナを持ち、同じ衛星から送信された信号を
複数のアンテナで受信し、受信された信号の品質
を比較し最も品質のよいものを受信信号として処
理し、同様に自局の送信信号を最も通信状態のよ
いアンテナから送信する方式である。アンテナの
数については、必要に応じて任意の数を持つシス
テムを考えることができるが、３個以上の場合
も、２個の場合から容易に類推できるので以下の
説明ではアンテナは２個あるものとする。また送
信信号の処理については本発明とは直接関係がな
いので受信信号のみについて説明し、送信信号の
説明は省略する。

通信の信頼性を損なう原因として通常考えられ
ているものは降雨による電波減衰であり、これを
克服するため、降雨強度の相関が十分小さくなる
ようにアンテナを設置するためには、２つのアン
テナは10〜30Km離さねばならない。ところが、ア
ンテナの位置にこれだけの差があると、それぞれ
のアンテナまでの伝播遅延時間には、無視できな
い時間差が生じる。また、衛星の運動による伝播
遅延時間の変化もそれぞれのアンテナでは違つた
量をとることになる。

例えば、南北に±0.5゜、東西に±1.0゜動く静
止衛星が、０゜Ｅ、０゜Ｎ（東経０度、北緯０
度、以下同様に表示する。）にあるとして、40゜
Ｅ、50゜Ｎにあるアンテナと、これと直線距離で
30Km離れたアンテナとの間の伝播遅延時間の差
は、固定差が０〜22.5Km分、すなわち０〜75μ
secに加えて、変動分として最大値が±570ｍ分す
なわち±1.9μsecに相当する量となる。現在、
種々のTDMAで採用されているビツトレート
は、30MHz〜120MHzであり、上述の遅延時間差
をデイジタル的に補正する場合には、固定差を補
正する固定遅延として 75×10^-6sec ×120×10⁶Hz＝9000ビツトが必要であり、変動分を補正する可変遅延として２×1.9×10^-6sec ×120×10⁶Hz＝456ビツトが必要となる。これは、ICメモリを用いたデイ
ジタル回路で実現することができる。ここではこ
の固定遅延、可変遅延および可変遅延を制御して
２個のアンテナで受信した信号のタイミングを合
せるための制御回路を総括して「受信ルート長等
化装置」と呼ぶ。

第１図は従来例の受信ルート長等化装置の基本
的なブロツク図を示す。２個のアンテナから入力
される受信信号をそれぞれルート１、ルート２と
する。ルート１から受信された受信信号４１およ
び再生されたバースト・クロツク４２は、エラス
テイツク・クロツク・コンバータ１０に入力され
連続なシステムクロツクに読換えられる。エラス
テイツク・クロツク・コンバータ１０は変換動作
時の遅延時間を各バースト毎に一定値以内とする
ため、リセツトパルス発生回路１３により各バー
ストのDUWの直前でメモリの状態がリセツトさ
れる。こうして連続なクロツクに読換えられた受
信データは固定遅延回路１１に入力され、ルート
１およびルート２の伝播遅延時間の固定差が補償
された後に、SUW検出回路１２および切換スイ
ツチ３１に入力される。

一方ルート２から受信された受信信号５１およ
びバースト・クロツク５２は、エラステイツク・
クロツク・コンバータ２０に入力され、連続なシ
ステムクロツクに読換えられる。エラステイツ
ク・クロツク・コンバータ２０は、リセツトパル
ス発生回路２３により、各バーストのDUWの直
前でメモリの状態がリセツトされる。こうして連
続なクロツクに読換えられた受信データは、可変
遅延回路２１に入力され、ルート１およびルート
２の伝播遅延時間の変動分を補償された後に、
SUW検出回路２２および切換スイツチ３１に入
力される。

２個のSUW検出回路１２および２２は、それ
ぞれルート１、およびルート２を通つて受信され
たデータ４４、５４からSUWを検出し、検出パ
ルス４３、５３をビツト位相差検出回路３０に入
力する。SUWの検出にあたつては、データに含
まれるSUWと等しいパターンによる誤り検出を
避けるため、一旦SUWが検出された後はここか
ら１フレームづつ離れたタイミングを中心とし
て、この前後±３ビツトの７ビツト幅のゲートを
通つたSUW検出信号だけを正しいSUW検出信号
とする。この７ビツト幅のゲートを「アパーチ
ヤ」と呼ぶ。システムによつては、このアパーチ
ヤの幅は７ビツトではなく若干違つた値が用いら
れることもある。ビツト位相差検出回路３０は、
入力された２個のパルスの間隔をシステムクロツ
クCLに従つて計数し、これを打ち消すように可
変遅延回路２１の遅延量を増減して、44および54
が±１ビツト以内の誤差で切換スイツチ３１に入
力するように制御する。また両方のルートで
SUWが検出されない場合には、可変遅延回路は
その時の遅延量に固定するように制御する。

この従来例装置では、可変遅延回路を入れない
ルート１の受信が長時間に渡つて不可能になつた
後に、再び受信が可能になつたとき、この間に生
じた両ルートの伝播遅延時間差がアパーチヤとし
て許されたビツト数以上であると同期はずれが起
る。すなわちこのようなとき再び受信が可能にな
ると、可変遅延回路はアパーチヤとして許された
ビツト数以上の修正を行うことになり、修正を行
つた次のフレームで可変遅延回路を入れたルート
２のSUWは、アパーチヤから外れてしまい、フ
レーム同期外れが起る。このため、ルート２のデ
ータが数フレーム分だけ失われてしまう。また、
システム立上げの際ルート１の受信がルート２よ
り遅れて可能になつた場合にも、同様の現象が起
る。このような現象が起ると、通常受信がやつと
可能になつたルート１の受信状態は、ルート２に
比べて状態が悪いにもかかわらず、受信ルートを
ルート２からルート１に切換えなければならない
欠点がある。

また、ルート１の受信が再開されたときにルー
ト１およびルート２のタイミング差が大きいと、
上記の切換により、受信フレームの基準点が大き
く変わるため、直接地上の連続デイジタル伝送系
に接続する受信装置（TIM）を使用している場
合には、データの欠落または不要データの挿入、
位相ロツク・ループ発振回路（PLL）の同期はず
れなどが起り、無瞬断で切換えることができない
欠点がある。

従つてこのような従来の方式は、ルート２の方
は予備的なものとして取扱わなければならず、ダ
イバーシチの効果が十分に上がらない。

なお、従来方式は「衛星通信TDMAスペース
ダイバーシチにおける同期」（電子通信学会技術
研究報告CS76−101、1976年９月28日）を参照の
こと。

本発明はこれらの欠点を改良するもので、ダイ
バーシチの切換に伴い位相はずれや瞬断が生じる
ことがなく、全てのダイバーシチルートを同等に
扱い利用することができ、ダイバーシチの効果を
十分に発揮することができるとともに、経済的な
装置を提供することを目的とする。

本発明は、可変遅延回路の修正量を毎フレーム
Ｎビツト、ただし１≦Ｎ≦１／２Ａ_p、Ａ_pはアパーチヤ幅に固定し、ルート１とルート２との間に大きなタ
イミング差が生じたときにはこの毎フレームＮビ
ツトの修正を繰り返すことにより、可変遅延回路
の修正のためルート２のSUWがアパーチヤの外
に出てルート２のフレーム同期を外すことなく、
ルート１とルート２との間のタイミング差をとり
除くことを特徴とする。

本発明により従来予備的なものと考えざるを得
なかつたルート２をルート１と同等のものとして
取り扱うことができるようになる。

また本発明は毎フレームの修正量をＮビツトと
固定するため、従来必要であつたルート１とルー
ト２との間のビツト位相差検出回路の代りに、ル
ート２の受信タイミングが、ルート１の受信タイ
ミングに比べてＮビツト以上進んでいるか、Ｎビ
ツト以上遅れているかを検出する回路を用いるこ
とができ、従来より簡単な改良された回路を提供
するものである。

本発明を用いた場合残留するタイミング差は±
Ｎビツトであり追随できる遅延量変化率の最大値
ΔDV_naxは次式から求めることができる。

ΔDV_nax（ビツト／秒）＝Ｎ（ビツト）／Ｔ_Ｆ（秒） ……(1) ただしＮ：タイミング差検出しきい値１≦Ｎ≦１／２Ａ_p、Ａ_pはアパーチヤ幅Ｔ_F：TDMAフレーム長また、初期条件として、±Ｎビツト以上のタイ
ミング差が存在した場合これを±Ｎビツト以下の
タイミング差に圧縮するまでに要する時間をＴ_s
とすると、Ｔ_sは下式で表わされる。

ただしDVs：初期タイミング差（ビツト）（ｄＤ_ｖ／ｄｔ）：伝播遅延時間の変化量（ビツト／秒）通信衛星としては、静止軌道の衛星が用いられ
ることが多い。この場合、伝播遅延時間の変化は
ほぼ24時間周期の正弦波状の変化となる。この振
幅が前述の例のように456ビツトであるとする
と、伝播遅延時間Ｄ_vはＤ_v＝228sin２πｔ／８６４００＋228 ……(3) となり、変化率ｄＤ_ｖ／ｄｔはｄＤ_ｖ／ｄｔ＝228×２π／８６４００−cos２πｔ／
８６４００ ≒0.0166cos２πｔ／８６４００ ≦0.0166ビツト／秒 ……(4) となる。

一方TDMAのフレーム長は通常12.5μsecの整
数倍に選ばれ、ほとんどの場合750μsec以下の値
が用いられる。TDMAフレーム長Ｔ_Fが750μsec
で、タイミング差検出しきい値Ｎを１に選んだ場
合本発明の装置で追随できる遅延量変化率の最大
値ΔDV_naxは、(3)式に上記の値を代入し ΔDV_nax＝１／７５０×１０^−６＝1333１／３ビツト／秒 …(5) となる。これは、(4)式の値に比べ十分大きな値で
ある。また、初期条件として、伝播遅延時間の変
化量の最大値456ビツトの誤差があつたとして、
これを±Ｎ（＝±１）ビツト以下のビツト位相誤
差に圧縮するまでに要する時間Ｔ_sは(2)式よりとなりこの値は実用上十分小さいといえる。従つ
てＮは通常１に決めることができる。衛星の運動
量が大きくＮ＝１では、伝播遅延時間の変化に追
随できない場合には、Ｎはアパーチヤ幅Ａ_pの１／２を超えない整数まで大きくすることができる。

次に第２図ないし第１３図を用い本発明の一実
施例を説明する。第２図は本発明を用いた改良さ
れた受信ルート長等化装置のブロツク図である。
ルート１から受信され復調器で復調されデイジタ
ル信号となつた受信データ１３１およびバース
ト・クロツク１３２は、エラステイツク・クロツ
ク・コンバータ１０１に入力される。このような
バースト・クロツクは、バーストが存在しない区
間では消失する可能性があり、デイジタル的に正
確な遅延を行うためには不都合があるので、これ
はここで連続なシステムクロツクに読換えられ
る。また、エラステイツク・クロツク・コンバー
タ１０１の入力データ１３１と出力データ１３３
の遅延量の変化を一定の値以下に抑えるため、リ
セツトパルス発生回路１０２が、各バーストの
DUWの直前でリセツトパルス１４０を入力し、
エラスチツク・クロツク・コンバータの入出力の
関係をイニシヤライズするよう構成されている。

連続のシステムクロツクに読換えられた受信デ
ータ１３３は固定遅延回路１０３に入力され、ル
ート１とルート２との伝播遅延時間の固定差が補
償される。この固定遅延回路の出力データ１３４
は、SUW検出回路１０４および切換スイツチ１
２１に入力される。SUW検出回路１０４は、入
力されるデータ１３４とあらかじめわかつている
SUWパターンとを比較し、両者が一致すると
SUW検出パルス１３５をフレームカウンタ１０
５に出力するよう構成されている。フレームカウ
ンタは、TDMAフレーム長のｌビツトの２進フ
イードバツクカウンタを持ち、正しくSUW検出
パルスが入力されている場合にはこれと同じ位置
に、フレームパルス１３６を出力し、SUW検出
パルスが検出できなかつた場合にもTDMAフレ
ームの中の同じ位置にフレームパルス１３６を出
力する機能を持つ。

フレームカウンタ１０５は、リセツトパルス発
生回路１０２が、リセツトパルス１４０を出力す
るタイミングのよりどころとなるフイードバツク
カウンタの内容をｌビツト２進数で示す信号１３
９を出力する。またフレームカウンタは、SUW
検出パルスが決められた確率以上で入力され、フ
レームパルス１３６が正しい位相にあることを示
す同期表示信号１３７および２個のフレームパル
ス１３６、１４６の進みまたは遅れを判定するよ
りどころとなるゲート信号１３８を可変遅延制御
回路１１６に出力する。

同様にルート２の受信データ１４１およびバー
スト・クロツク１４２はエラステイツク・クロツ
ク・コンバータ１１１に入力され、連続システム
クロツクに読換えられ、可変遅延回路１１３に入
力される。可変遅延回路は入力されたデータ１４
３を可変遅延制御回路１１６が出力するｌビツト
２進数の遅延制御信号１４８で指定された量だけ
遅延させ、データ１４４として出力する。データ
１４４は、SUW検出回路１１４および切換スイ
ツチ１２１に入力される。

SUW検出回路１１４は、入力されるデータ１
４４と、あらかじめわかつているSUWパターン
とを比較し一致すると、SUW検出パルス１４５
をフレームカウンタ１１５に出力する。

フレームカウンタ１１５は、フレームカウンタ
１０５と同様に、SUW検出パルス１４５に同期
したフレームパルス１４６を可変遅延制御回路１
１６および切換スイツチ１２１に出力するととも
に、フレームパルス１４６が正しい位相にあるこ
とを示す同期表示信号１４７を可変遅延制御回路
１１６に出力する。

可変遅延制御回路１１６は、２進アツプダウン
カウンタを持ち、このアツプダウンカウンタの出
力が、ｌビツト２進数の遅延制御信号１４８とし
て可変遅延回路１１３に出力される。また、可変
遅延制御回路１１６は、フレームカウンタ１０５
が出力するゲート信号１３８をよりどころとし
て、フレームパルス１３６とフレームパルス１４
６のタイミングを比較し、フレームパルス１４６
がフレームパルス１３６に比べ進んでいる場合に
は、アツプダウンカウンタを１だけカウントアツ
プし可変遅延回路の遅延量を１ビツト増し、逆に
フレームパルス１４６がフレームパルス１３６に
比べ遅れている場合には、アツプダウンカウンタ
を１だけカウントダウンし可変遅延回路の遅延量
を１ビツト減らす。

この操作により、フレームパルス１３６とフレ
ームパルス１４６は±１ビツト以内のタイミング
誤差となるように保たれる。これは受信データ１
３４と受信データ１４４のタイミング誤差が±１
ビツト以内に保たれていることを意味する。

このようにルート１のデータ１３４およびフレ
ームパルス１３６と、ルート２のデータ１４４お
よびフレームパルス１４６とが±１ビツトのタイ
ミング誤差で切換スイツチ１２１に入力されてい
る状態では、簡単に必要に応じてルート１とルー
ト２のデータおよびフレームパルスを無瞬断で切
換えて、デスクランブリング信号の分離または復
号等を簡単に行うことができる。信号の切換につ
いては本発明とは直接関係がないのでこれ以上の
説明は省く。

３個以上のアンテナからの信号を受信する場合
はそれぞれの受信信号について第２図中の二点鎖
線内の回路が追加される。

次に第３図および第４図を用いて、エラステイ
ツク・クロツク・コンバータ１０１を説明する。
第３図はエラステイツク・クロツク・コンバータ
１０１のブロツク図である。第４図はエラステイ
ツク・クロツク・コンバータ１０１の動作を示す
タイミング図である。第３図２０１は８段のシフ
トレジスタ、２０２は８ビツトのＤタイプフリツ
プフロツプ、２０３は、ロードが「１」の場合に
クロツクＣの立上がりでP₀〜P₇のデータを並列入
力しロードが「０」の場合にクロツクＣの立上が
りでデータをシフトする８段のシフトレジスタ、
２０４、２０５はリセツト入力Ｒを持つ３段２進
カウンタである。２０１および２０２はともにデ
ータをクロツクＣの立上がりで読込む。

第３図のデータ２１０は、第２図に示すデータ
１３１、１４１に、バースト・クロツク２１１は
第２図に示すバースト・クロツク１３２、１４２
に、リセツト２１２は第２図に示すリセツトパル
ス１４０、１５０に、データ２１６は第２図に示
すデータ１３３、１４３に、システムクロツク２
１３、２１７は第２図中CLおよびで示される
システムクロツクにそれぞれ相当する。入力され
るデータ２１０およびバースト・クロツク２１１
を第４図１および２に示す。バースト・クロツク
は、バーストが途切れている間は、消失すること
もあるが、バーストの先頭から、DUWの直前ま
でには十分立上がつていて、バーストの終りまで
連続するクロツクとして存在する。

データ２１０は、８段シフトレジスタ２０１に
バースト・クロツク２１１を反転したクロツクで
読込まれ、シフトレジスタの出力Q₀〜Q₇はそれ
ぞれ１ビツトづつ遅れたデータを出力する。一例
として出力Q₀およびQ₇の内容を第４図３および
４に示す。２進カウンタ２０４はクロツク２１１
を反転したクロツクで動かされ、２進カウンタ２
０５はシステムクロツクで動作する。２つのカウ
ンタ２０４および２０５の値は、バーストの先頭
では、バーストクロツクの乱れにより不定である
が、第４図５，６，１０に示す通りリセツトパル
ス２１２にリセツトされることにより同じ値
「０」にリセツトされ、以後は、ほぼ同じ値で動
作する。

カウンタ２０４および２０５の位相差は、バー
スト・クロツクとシステムクロツクの初期位相差
として存在する最大１ビツトおよびバースト・ク
ロツクとシステムクロツクの周波数差により次第
に増大する位相差の和となる。

TDMAのクロツク発振周波数は最大で120MHz
であり通常±１×10^-6以上の精度をもち、２つの
カウンタのリセツトの間隔は最大1TDMAフレー
ム長すなわち750μsecとなるから、この間に生じ
る位相誤差は、 ±１×10^-6×1.20×10⁸（Hz） ×7.50×10^-4（sec）＝9.00×10^-2（ビツト） ……(7) で計算される。

従つて、カウンタ２０４および２０５は、バー
ストの終りで1.09ビツト以上の位相差となること
はない。

シフトレジスタ２０１の出力Q₀〜Q₇は、２進
カウンタ２０４の内容が「１」となつたときに出
力されるパルス２１４で、８ビツトのＤタイプフ
リツプフロツプ２０２に読込まれ、８ビツトの並
列信号に変換される。このうち一例としてフリツ
プフロツプ２０１の出力Q₀を第４図８に示す。

信号２１５は、カウンタ２０５の内容が「５」
になつたとき「１」が出力される信号で、これが
シフトレジスタ２０３のLOAD端子に接続されて
いるため、フリツプフロツプ２０２の出力Q₀〜
Q₇は、第４図１１に示すタイミングでシフトレ
ジスタ２０３に並列に入力され、以後システムク
ロツク２１７によりシフトされ、第４図１２に示
す出力信号を得る。こうしてシステムクロツク２
１７に読換えられたデータ２１６を得る。

次に第５図を用いリセツトパルス発生回路の動
作を説明する。第５図で３０１は各バーストの
SUWまたはDUWの数ビツト前のタイミングを、
フレームの先頭の方から順番に０番地から記憶し
たメモリである。３０２は入力Ａと入力Ｂの値が
一致した場合に端子MATCHが１となるｌビツト
の比較回路である。３０３は２進演算回路であ
る。３０４はメモリ３０１のアドレスカウンタ
で、クロツクの立上がりでカウント・アツプし、
リセツトが「１」になつた場合に「０」にリセツ
トされる２進カウンタである。３０３は演算回路
で、入力ＡとＢを２進加算し、加算した値が
TDMAフレーム長をＴ_Fとするとき、Ｔ_F-1より小
さい場合はそのままＣに３１３として出力し、Ｔ
_F-1に等しいか大きい場合には、加算した値から
Ｔ_F-1を減じた値をＣに３１３として出力する。
また、３１３に出力する値が「０」の場合には、
信号線３１２に「１」を出力しカウンタ３０４を
リセツトする。

なお第５図の信号３１１は第２図の信号１３９
または１４９に、第５図の信号３１６は第２図の
信号１４０または１５０に、第５図の信号１４８
は第２図の信号１４８にそれぞれ相当する。ま
た、リセツトパルス発出回路１０２では、信号１
４８に相当する信号は、固定遅延回路１０３に設
定された遅延量をTDMAフレーム長Ｔ_Fで除した
剰余に相当する値が内部で設定される。

演算回路３０３には、後述の通り各ルートの固
定または可変遅延回路の出力でSUWが検出され
たタイミングで「０」になり、カウント・アツプ
するタイミング信号３１１および固定または可変
遅延の値により決まる信号１４８が入力されてい
る。演算回路は、この信号３１１および１４８を
加算し、TDMAフレーム長をＴ_Fとして、Ｔ_F-1よ
り小さい場合は、その加算結果を信号線３１３に
出力しＴ_F-1と等しいか大きい場合には、Ｔ_F-1を
減じた信号を信号線３１３に出力する。すなわち
信号３１３は、タイミング信号３１１より信号１
４８に入力されたビツト数だけ進んだタイミング
を示す信号となる。この信号３１３が「０」を示
すとき、すなわち、固定または可変遅延回路の入
力でSUWが検出されるタイミング（フレームの
先頭）でメモリ３０１のアドレスカウンタ３０４
はリセツトされる。このとき出力３１４は「０」
となるのでメモリ３０１は０番地の内容、すなわ
ちフレームの先頭に最も近いリセツトパルスを出
力するタイミングを信号線３１５に出力する。

信号３１３と信号３１５とが一致したとき、リ
セツトパルス３１６は「１」となる。１ビツト後
には信号３１３は変化するため立下がる。ここで
アドレスカウンタ３０４はカウント・アツプし信
号線３１４にに「１」が出力され、メモリ３０１
は次のリセツトパルスを出力するタイミングを信
号線３１５に出力する。こうして順次１ビツト幅
のパルス３１６が必要なタイミングに生成され
る。

次に第６図および第７図を用い、遅延回路につ
いて説明する。第６図は遅延回路のブロツク図、
第７図は遅延回路の動作を示すタイミング図であ
る。この遅延回路は第２図の固定遅延回路１０３
および可変遅延回路１１３を構成する回路であ
る。回路の遅延量を決める遅延制御信号４１７を
外部から制御した場合には、可変遅延回路として
動作し、これを内部で固定した値に設定した場合
には固定遅延回路として動作する。

第６図で４０１は１ビツト2lワードのランダム
アクセスメモリ（以後「RAM」と略記する。）、
４０２はｌビツトの２進カウンタ、４０４はｌビ
ツトの２進加算器、４０３はＡ／Ｂが「１」のと
きＡ入力をＱに出力しＡ／Ｂが「０」のときＢ入
力をＱに出力するｌビツトのデータセレクタ、４
０５はＤタイプフリツプフロツプである。第６図
の４１０は第２図の１３３および１４３、第６図
の４１１は第２図の１６１、１６２、１７１、１
７２、第６図の４１６は第２図の１３４、１４
４、第６図の４１７は第２図の１４８にそれぞれ
相当する。第２図の１０３では第６図の４１７は
内部で固定した値に設定される。

カウンタ４０２はシステムクロツク４１１によ
りカウントダウンする。データセレクタ４０３は
クロツク４１１が「１」である部分では、入力Ａ
を出力Ｑに送出する。このときRAM４０１の端
子Ｗ／Ｒも「１」であり、RAM４０１は書込モ
ードにある。カウンタ４０２がＮであるとし、こ
のときの入力データ４１０をＤ_NとするとＤ_Nは
RAM４０１のＮ番地に書込まれることになる。

クロツクが「０」である部分では、データセレ
クタ４０３は入力Ｂを出力Ｑに送出する。すなわ
ちカウンタ４０２の示す値と遅延制御信号４１７
とを加算器４０４で加算した値をメモリ４０１の
アドレスとして出力する。またこのときRAM４
０１の端子Ｗ／Ｒも「０」であり、RAM４０１
は読出モードとなる。遅延制御信号の示す値をＭ
とすると、〔Ｎ＋Ｍ〕番地の内容が読出されるこ
とになる。これはとりもなおさず、Ｍビツト前に
書込んだデータに他ならない。

一般にRAMは書込モードではデータの値が不
定となるものが多いので、RAM４０１の出力す
るデータ４１５をＤフリツプフロツプ４０５でリ
タイミングし、常に安定したデータとなるように
して出力する。この結果、この回路では遅延制御
信号に示す値Ｍより１ビツト多い〔Ｍ＋１〕ビツ
トの遅延量を持つことになるが、これは実用上全
く差しつかえない。

第６図中の信号４１０、４１１、４１２、４１
３、４１４、４１５、４１６のタイミングを第７
図に示す。RAM４０１の前に直並列変換、RAM
４０１の後に並直例変換を入れることにより、
RAM４０１として動作速度の遅いものを使うこ
ともできる。

次に第８図によりSUW検出回路について説明
する。このSUW検出回路は第２図の検出回路１
０４および１１４に相当する。５０１は、SUW
パターン長ｎに相当するｎ段のシフトレジスタ、
５０２はｎビツトの比較回路である。第８図の５
１０は第２図の１３４、１４４に、第８図の５１
１は第２図の１６２、１７２に、第８図の５１２
は第２図の１３５、１４５にそれぞれ相当する。

データ５１０は、クロツク５１１によりシフト
レジスタ５０１に入力される。データはシフトレ
ジスタによりｎビツトの並列信号５１３に変換さ
れｎビツト比較回路５０２の入力Ａに入力され
る。比較回路５０２のもう１つの入力Ｂには、ｎ
ビツトのSUWパターンが設定されている。比較
回路５０２は入力Ａと入力Ｂとが一致したとき端
子MATCHに「１」を出力する。すなわち入力Ａ
５１３とSUWパターン５１４が一致したとき、
出力５１２が「１」となる。

次に第９図によりフレームカウンタを説明す
る。第９図で６０１はアツプカウンタで、リセツ
トに「１」が加えられたときクロツクの立上がり
で内容が「０」にリセツトされ、リセツトが
「０」の場合クロツクの立上がりでカウントアツ
プする。６０２は、必容なタイミング信号を作る
ためのデコーダ、６０３は正しい検出パルスに同
期しているかどうかを判定する同期検出回路であ
る。このフレームカウンタは第２図のカウンタ１
０５および１１５に相当する。第９図の信号６１
０は第２図の信号１３５および１４５に、第９図
の信号６１１は第２図のシステムクロツクCL
に、第９図の信号６１３は第２図の信号１３６お
よび１４６に、第９図の信号６１９は第２図の信
号１３７および１４７に、第９図の信号６１２は
第２図の信号１３９および１４９に、それぞれ相
当する。第９図の信号１３８、１５１、１５２は
第２図の同番号の信号に相当する。

２進カウンタ６０１の出力６１２はデコーダ６
０２に入力される。定常的な動作では入力信号１
５１、１５２は「０」であり２進カウンタが
TDMAフレーム長に相当する値になつたとき、
信号６１３が「１」となり２進カウンタを「０」
にリセツトする。こうして、２進カウンタ６０１
は外部から検出パルス６１０が入力されない場合
もフレム長を周期として動作する。この信号６１
３はフレームパルスとして外部に出力される。こ
れと同期して、デコーダ６０２はカウンタ６０１
の内容をデコードし、TDMAフレームの半分が
「１」で半分が「０」である信号６１５および
TDMAフレーム周期に相当するフレームパルス
６２０、この信号６２０より１ビツト進んだ信号
６２１、この信号６２０より１ビツト遅れた信号
６２２、フレームパルス６２０の前後数ビツトが
「１」である信号６２３、信号６２３より１ビツ
ト進んだ信号６２４、この信号６２３より１ビツ
ト遅れた信号６２５を生成する。定常動作では信
号６２０がカウンタ６０１にフイードバツクされ
信号６２３が正しい検出パルスを選別するための
ゲート信号として用いられる。信号６１４は通常
アパーチヤと呼ばれる。これらの信号６１５、６
２０〜６２５のタイミングを第１０図１〜９に示
す。

同期検出回路６０３には、同期状態、準同期状
態、非同期状態の３つの状態がある。信号６１９
は同期状態で「１」その他で「０」であり、信号
６１８は非同期状態で「１」その他で「０」であ
る。同期状態にあるとき、６１８は「０」である
から検出パルス６１０のうちアパーチヤ６１４の
中に入つたものだけが信号６１７に出力される。
この信号６１７と、フレームパルス６１３は通常
同じ個数だけ入力される。信号６１７が入力され
ることなくフレームパルス６１３が定められた数
Ｌ個だけ入力された場合には、同期検出回路６０
３は非同期状態に移る。これは、検出パルス６１
０があるべき位置を示すアパーチヤ６１４の中に
Ｌフレーム連続してこなかつたことを意味する。

非同期状態では信号６１８は「１」となるか
ら、検出パルス６１０はアパーチヤ６１４でゲー
トされることなく信号６１６として２進カウンタ
６０１をリセツトするとともに、同期検出回路６
０３に入力される。信号６１６に、検出パルスが
入力されると同期検出回路はその立下がりで準同
期状態に移り信号６１８を「０」とする。従つて
アンドゲート６０４を通るパルスはなくなり、検
出パルス６１０はアンドゲート６０５を通つた信
号６１７として、カウンタ６０１および同期検出
回路６０３に入力される。アンドゲート６０５で
は、アパーチヤ６１４とアンドがとられるから、
先に入力した信号６１６から１フレーム後の位置
の前後数ビツトの位置にあるパルスだけがこのゲ
ートを通過する。正しい検出信号であれば
TDMAフレームの中でほぼ同じ位置で入力され
るからこのゲートを通過する。同期検出回路は、
準同期状態で信号６１７がＭフレーム連続して入
力されると同期状態にもどる。

準同期状態で、信号６１７が入力されないフレ
ームがあると再び非同期状態にもどり、ゲート６
０５を閉じ、ゲート６０４を開く。こうしてカウ
ンタ６０１は、同期状態では毎フレーム同じ位置
に入力される検出パルス６１０と同じ位置に、フ
レームパルス６１３を出力することができる。

第９図で１５１および１５２は可変遅延制御回
路の制御信号であつて、フレームカウンタ１の場
合、たとえば第２図のカウンタ１０５の内部で常
に「０」に固定されている。フレームカウンタ２
の場合、たとえば第２図のカウンタ１１５の場合
には、可変遅延回路が１ビツト遅延を減少させた
とき信号線１５１に１フレーム幅の「１」のパル
スが入力され、可変遅延回路が１ビツト遅延を増
加させたとき信号線１５２に１フレーム幅の
「１」のパルスが入力される。すなわち可変遅延
回路の遅延が１ビツト減つた場合はそれまでより
１ビツト前の位置にフレームパルスおよびアパー
チヤを出力し、可変遅延回路の遅延が１ビツト増
されたときはそれまでより１ビツト後の位置にフ
レームパルスおよびアパーチヤを出力する。

第に第１１図〜第１３図を用い可変遅延制御回
路を説明する。可変遅延制御回路は第２図では回
路１１６にあたる。第１１図と第２図の対応する
入出力信号は同じ数字で示している。

フレームパルス１３６、１４６、２つのフレー
ムパルスの位相を判別するために用いるゲート信
号１３８のタイミングを第１２図１〜３に示す。
前述の通り信号１３６、１３８は同じフレームカ
ウンタで作るため、タイミングが変ることはな
い。フレームパルス１４６は、どのタイミングに
あつてもよいが、ここでは同期した場合のタイミ
ングを示してある。第１２図中に、Ａ〜Ｃで示し
たタイミングを拡大したタイミング図が第１３図
である。

第１１図で７０１、７０２、７０３はそれぞれ
クロツクＣで立上りでデータＤを読込むＤタイプ
のシフトレジスタである。カウンタ７０４はUP
が「１」DOWNが「０」のときクロツクＣの立
上がりでカウントアツプし、UPが「０」DOWN
が「１」のときクロツクＣの立上がりでカウント
ダウンし、UPおよびDOWNがともに「１」また
はともに「０」の場合は内容が変化しない。７０
７、７０９、７１０はセツトリセツトフリツプフ
ロツプ、７０８はＤタイプフリツプフロツプであ
る。

フレームカウンタ１から可変遅延制御回路に入
力されるフレームパルス１３６とゲート信号１３
８の詳しいタイミングを第１３図１、２に示す。
この２つの信号はシステムクロツクでシフトレジ
スタに読込まれる。フレームカウンタ２から入力
するフレームパルス１４６はシステムクロツク
で、シフトレジスタ７０３に読込まれる。

フレームパルス１３６を２ビツトシフトしたパ
ルス７２０とフレームパルス１４６を２ビツトシ
フトしたパルス７２３の位相が比較されることに
なる。これは次のように行われる。フレームパル
ス１３６と一定のタイミングにあるゲート信号１
３８は、シフトレジスタ７０２に入力され、フレ
ームパルスと同様に２ビツトシフトされたパルス
７２１および４ビツトシフトされ反転されたパル
ス７２２が作られる。このタイミングを第１３図
６、７に示す。信号７２１はフレームパルス７２
０の前半フレームが「１」であり、信号７２２は
フレームパルス７２０の後半フレームが「１」と
なる。信号７２４は、信号７２１、７２２がとも
に「１」であるとき「０」となる信号である。信
号７２４のタイミングを第１３図８に示す。信号
１３７は前述の通りフレームカウンタ１が同期状
態にあるとき「１」その他で「０」であり、信号
１４７はフレームカウンタ２が同期状態にあると
き「１」その他で「０」となる信号である。

アンドゲート７０５には信号７２１、７２４、
１３７、１４７、７２３が加えられる。フレーム
パルス７２３が、フレームパルス７２０に比べ前
の半フレームにあり、フレームカウンタ１０５、
１１５共に同期状態にあるとき、信号線７２５に
パルスが出力される。これは、ルート２のSUW
がルート１のSUWに比べ進んでいることを示
す。仮に、信号７２３が信号７２０に比べ１ビツ
ト前にあつたとしたタイミング図が第１３図１１
Ｃである。このとき、アツプダウンカウンタ７０
４は、第１３図１２の下に記した矢印の位置でカ
ウントアツプする。アツプダウンカウンタの出力
１４８は可変遅延回路に入力されるからこの結果
ルート２の遅延は１ビツト増える。従つて、次の
フレームでSUWは１ビツト遅い位置に移る。ま
たフリツプフロツプ７０９がセツトされ、信号１
５２が「１」となるため次のフレームパルス７２
３は１ビツト後に移動して第１３図１１ｄの位置
に移りフレームパルス７２０とフレームパルス７
２３の位置は一致する。このフレームパルスで７
０９はリセツトされ、信号線１５２は「０」に戻
るため、フレームカウンタは定常の周期に戻る。
この状態では、アツプダウンカウンタ７０４は、
同じ状態を保つルート２の信号が除々に前に移動
し、再び第１３図１１ｃの位置に至ると、信号７
２５がアツプダウンカウンタ７０４に入力され、
ルート２の遅延は１ビツト増され、フレームパル
ス７２３は第１３図１１ｄの位置に移る。

一方アンドゲート７０６には信号７２２、１３
７、１４７、７２３が加えられている。アンドゲ
ート７０６は、フレームパルス７２３がフレーム
パルス７２０に比べ遅れている場合には、出力７
２６にパルスを出力する。フレームパルス７２３
がフレームパルス７２０に比べ１ビツト遅れてい
る場合のタイミングを第１３図９ａに示す。この
とき信号７２６が第１３図１０のように出力さ
れ、アツプダウンカウンタは第１３図１０の下に
記された矢印の位置で１だけカウントダウンさ
れ、ルート２の遅延は１ビツト減らされる。同時
にフリツプフロツプ７１０がセツトされ、出力１
５１は１フレーム幅の「１」パルスを送出するた
めフレームパルス７２３は第１３図９ｂの位置に
移り、フレームパルス７２０と７２３は一致す
る。フレームパルス７２３が除々に前に移り、再
び第１３図９ａの位置まで至ると、信号７２６が
出力されるルート２の遅延は１ビツト減らされ、
フレームパルス７２３は再び第１３図９ｂの位置
に移る。

以上２つのフレームパルスが１ビツト離れてい
る場合について説明したが、２ビツト以上離れて
いる場合には、以上の動作が繰返され、毎フレー
ム１ビツトづつルート２の遅延が修正され、フレ
ームパルス７２３は第１３図９ｂまたは第１３図
１１ｄに至る。

ゲート信号７２４は、ゲート７０５、７０６が
同時に出力パルスを生じ、アツプダウンカウンタ
７０４の動作が不安定になることを防ぐためのも
のである。この７２４はゲート７０５のみに加え
られているため、フレームパルス７２３がこの位
置にきたときはゲート７０６の出力７２６のみが
生じる。可変遅延回路の遅延が修正された次のフ
レームでは、SUWが検出されなくともこの回路
では修正したことがフレームカウンタに直接フイ
ードバツクされているため、必ずSUWは、アパ
ーチヤの中央で受信される。

フリツプフロツプ７０７、７０８はフレームパ
ルス７２０と７２３が±２ビツト以内の位相差に
同期していることを示すための回路である。信号
７２８はシフトレジスタ７０１の出力のオアをと
ることによつて得られる。信号７２８と重なるタ
イミングにフレームパルス７２３が存在すると、
信号７３０にパルスが生じ、この信号７３０のパ
ルスはフリツプフロプ７０７をセツトする。フリ
ツプフロツプ７０７は信号７２９のタイミングで
リセツトされるから、出力７３１は第１３図１７
の通りとなる。第１３図１７の斜線は、信号７３
１が斜線部のどこかでセツトされることを示す。
信号７３１はフリツプフロツプ７０８により第１
３図１５の位置でサンプルされる。すなわちフレ
ームパルス７２３がゲート７２８と重なる場合に
は、信号７３２は「１」であり重ならない場合に
は「０」となる。こうしてフレームパルス７２０
と７２３が±２ビツト以内の位相差にあることを
知ることができる。この信号７３２はデータの無
瞬断切換ができる状態であることを示す信号とな
る。

以上説明したように、本発明により固定遅延回
路を入れたルート（ルート１）、あるいは可変遅
延回路を入れたルート（ルート２）のいずれで
も、受信可能なルートを用いてTDMA信号の受
信を開始し、もう一方のルートが受信可能になつ
た時点で、両ルートの伝播遅延時間が等しくなる
ように受信データのフレーム同期を外すことなく
修正して通信状態のよいルートを選択し無瞬断で
切換えることができる。本発明により、従来あつ
た可変遅延回路を入れたルートは予備的なものと
考える必要はなくなり、切換えにあたつて両ルー
トを同等に考えることができるようになつた。本
発明は、衛星通信に利用する場合は、10GHz以上
の高い周波数を利用する場合に特に大きな利用効
果が期待できる。また本発明は通信衛星以外の移
動体に対するスペースダイバーシテイを利用した
デイジタル通信にも利用することができる。

【図面の簡単な説明】

第１図は従来例の受信ルート長等化装置のブロ
ツク図。第２図は本発明実施例受信ルート長等化
装置のブロツク図。第３図は本発明実施例装置を
構成するエラスチツク・クロツク・コンバータの
ブロツク図。第４図は上記エラスチツク・クロツ
ク・コンバータのタイミング図。第５図は本発明
実施例装置を構成するリセツトパルス発生回路の
ブロツク図。第６図は本発明実施例装置を構成す
る遅延回路のブロツク図。第７図は上記遅延回路
のタイミング図。第８図は本発明実施例装置を構
成するSUW検出回路のブロツク図。第９図は本
発明実施例装置を構成するフレームカウンタのブ
ロツク図。第１０図は上記フレームカウンタのタ
イミング図。第１１図は本発明実施例装置を構成
する可変遅延制御回路のブロツク図。第１２図は
フレームカウンタおよび可変遅延制御回路のタイ
ミング図。第１３図は可変遅延制御回路のタイミ
ング図。

Claims

【特許請求の範囲】１距離の異なる複数の通信路を通り受信点に到
着する周期的に同期信号を含むデイジタル信号を
それぞれ受信する上記複数に等しい数の受信手段
と、この各受信手段の受信信号からそれぞれ同期
信号を検出する手段と、上記受信信号をそれぞれ
任意に遅延させる手段と、前記複数の通信路のう
ちの一つの通信路を基準通信路としこの基準通信
路を通つた受信信号から検出した同期信号のタイ
ミングと他のそれぞれの通信路を通つた受信信号
から検出した同期信号のタイミングとの時間差を
検出する手段とを備えた受信ルート長等化方式に
おいて、上記時間差を検出する手段に、上記基準通信路
以外の通信路を通つた受信信号から検出した同期
信号のタイミングが上記基準通信路を通つた受信
信号から検出した同期信号のタイミングと比べ
て、Ｎビツト以上進んでいるか遅れているかを検
出する回路を備え、進んだ位置で同期信号を検出した通信路の遅延
はＮビツト増加させ、遅れた位置で同期信号を検
出した通信路の受信信号の遅延はＮビツト減少さ
せるように制御する手段を備えたことを特徴とする受信ルート長等化方式。ただしＮは、１≦Ｎ≦１／２×（アパーチヤ幅）なる整数とする。