JPS62249431A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPS62249431A
JPS62249431A JP9216886A JP9216886A JPS62249431A JP S62249431 A JPS62249431 A JP S62249431A JP 9216886 A JP9216886 A JP 9216886A JP 9216886 A JP9216886 A JP 9216886A JP S62249431 A JPS62249431 A JP S62249431A
Authority
JP
Japan
Prior art keywords
substrate
phenol resin
phenolic resin
coating
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9216886A
Other languages
Japanese (ja)
Inventor
Nagatoshi Hatakeyama
畠山 長俊
Mamoru Omoto
尾本 守
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Ltd
Hitachi Tohbu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Tohbu Semiconductor Ltd filed Critical Hitachi Ltd
Priority to JP9216886A priority Critical patent/JPS62249431A/en
Publication of JPS62249431A publication Critical patent/JPS62249431A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To avoid failure caused by temperature cycle and improve reliability by a method wherein a sealed part is coated with insulating resin by lapped coating. CONSTITUTION:After the surface of a ceramic substrate 3 on which a bare chip 6 and electronic parts 7 and 8 are mounted and fixed is dipped in solution 9 of phenolic resin which has a thermal expansion coefficient almost same as that of the substrate 3, the adhereing phenolic resin is cured. After that, the surface of the substrate 3 is dipped in the phenolic resin solution 9 again to be coated by lapped coating. Then, after the whole substrate 3 is dipped in the phenolic resin solution 9 and the front and back surfaces of the substrate 3 are coated with the phenolic resin, the adhering phenolic resin is cured and the substrate 3 is again dipped in th phenolic resin solution 9 to be sealed by a mass 1 of the resin formed by lapped coating. With this constitution, even if a severe temperature cycle test is carried out, large thermal stress is not created between the substrate 3 and the sealing resin 1 so that failures such as breakdown at the connecting parts of the electronic parts 7 and 8 or crackings in the substrate 3 can be avoided.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法、特に混成集積
回路装置の製造技術に適用して有効な技術に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device and a method for manufacturing the same, and particularly to a technology that is effective when applied to a manufacturing technology for hybrid integrated circuit devices.

〔従来の技術〕[Conventional technology]

半導体装置のパッケージの一つとして、注型法(Cas
ting)がある。このキャスティング法については、
たとえば、工業調査会発行「電子材料J 1973年3
月号、昭和48年3月1日発行、P48〜P54に記載
されている。この文献には、ケースを用いるキャスティ
ング法とケースを用いないキャスティング法がある旨記
載されている。ケースを用いる封止方法の一つとして、
ケース内に樹脂を流し込み、ケース内に所望部分を封止
する方法が記載されている。また、ケースを用いないキ
ャスティング法として、一定量の樹脂を素子表面に滴下
させて硬化形成するドロッピング法、素子全体を樹脂液
中に浸漬し取出し後硬化させるディッピング法、半硬化
状の樹脂粉末をタブレット状に予備成形しこれを素子表
面に載せた後加熱炉内で?8融硬化させるメルトキャス
ト法等がある。
The casting method (Cas) is used as one of the packages for semiconductor devices.
ting). Regarding this casting method,
For example, "Electronic Materials J, published by Kogyo Research Association, March 1973.
Monthly issue, published March 1, 1970, listed on pages 48 to 54. This document states that there are casting methods that use a case and casting methods that do not use a case. As one of the sealing methods using a case,
A method is described in which a resin is poured into the case and a desired portion is sealed within the case. In addition, casting methods that do not use a case include the dropping method, in which a certain amount of resin is dropped onto the element surface to form a hardened layer, the dipping method, in which the entire element is immersed in resin liquid and then cured after being taken out, and semi-cured resin powder. After pre-forming into a tablet shape and placing it on the surface of the element, it is placed in a heating furnace? 8. There is a melt casting method where the material is melted and hardened.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ケースを用いたキャスティングパッケージ構造の混成集
積回路装置にあっては、ケースに収容されかつシリコン
レジン等の封入樹脂に被われるセラミックからなる混成
集積回路基板は、その表裏面をフェノールレジンでオー
バコートされ、表裏面に固定搭載されたベアーチップ、
電子部品等が保護されている。また、基板はケースに数
箇所の支持点で支持されている。
In a hybrid integrated circuit device having a casting package structure using a case, a hybrid integrated circuit board made of ceramic that is housed in the case and covered with an encapsulating resin such as silicone resin has its front and back surfaces overcoated with phenol resin. , bare chips fixedly mounted on the front and back surfaces,
Electronic parts etc. are protected. Further, the board is supported by the case at several support points.

しかし、このような構造の混成集積回路装置を、マイナ
ス5560からプラス150’cに亘る苛酷な温度サイ
クル試験に掛けてみると、基板と封入レジンとの熱膨張
係数の違いによって基板にクラックが発生したり、ある
いは電子部品等がその固定部分で電気的に破断する現象
が生じる場合があることが本発明者によってあきらかに
された。
However, when a hybrid integrated circuit device with such a structure is subjected to a severe temperature cycle test ranging from -5560 to +150'C, cracks occur in the board due to the difference in thermal expansion coefficient between the board and the encapsulating resin. The inventor has revealed that there are cases where electronic components or the like are electrically broken at their fixed parts.

また、ケースを用いる混成集積回路装置は、ケースがあ
る故に、パンケージの外径寸法の小型化がし難い。
Further, in a hybrid integrated circuit device using a case, it is difficult to reduce the outer diameter of the pan cage because of the case.

本発明の目的は温度サイクルによっても脹傷を起こし難
い信頼性が冑い混成集積回路装置およびその製造方法を
提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a highly reliable hybrid integrated circuit device that is resistant to blistering caused by temperature cycling, and a method for manufacturing the same.

本発明の他の目的は小型の混成集積回路装置を製造する
ことのできる技術を提供することにある。
Another object of the present invention is to provide a technique that can manufacture small-sized hybrid integrated circuit devices.

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の混成集積回路装置の製造にあっては、混成集積
回路基板のベアーチップや電子部品を固定搭載した表裏
面に対して、最初にセラミック基板の表面を基板の熱膨
張係数と略同−の熱膨張係数を有するフェノールレジン
液に浸した後、引き上げて付着したフェノールレジンを
硬化させ、その後再び基板の表面をフェノールレジン液
に浸してフェノールレジンの重ねコーティングを行う。
In manufacturing the hybrid integrated circuit device of the present invention, the front and back surfaces of the hybrid integrated circuit board, on which bare chips and electronic components are fixedly mounted, are first adjusted to have a coefficient of thermal expansion approximately equal to that of the substrate. After immersing the substrate in a phenol resin liquid having a coefficient of thermal expansion of , the substrate is pulled up to harden the adhered phenol resin, and then the surface of the substrate is immersed in the phenol resin liquid again to perform overlapping coating of phenol resin.

つぎに、基板の表面のコーティングが終了した後、今度
は基板全体をフェノールレジン液中に浸し、基板の表裏
面にフェノールレジンをコーティングする。このコーテ
イング後、基板をフェノールレジン液中から引き上げて
付着したフェノールレジンを硬化させ、再度基板をフェ
ノールレジン液中に浸して基板の表裏面を重ねコーティ
ングによって形成したレジン塊で封止する。
Next, after the surface coating of the substrate is completed, the entire substrate is immersed in a phenol resin solution, and the front and back surfaces of the substrate are coated with phenol resin. After this coating, the substrate is lifted out of the phenol resin solution to cure the adhered phenol resin, and the substrate is immersed again in the phenol resin solution to seal the front and back surfaces of the substrate with the resin lump formed by overlapping coating.

〔作用〕[Effect]

上記した手段によれば、セラミックからなる基板の表裏
面のベアーチップや電子部品は、セラミックと熱膨張係
数が略同−のフェノールレジンによって封止されている
。したがって、苛酷な温度サイクル試験を行っても、基
板と封止レジンとの間には大きな熱応力は作用しなくな
り、基板クランクや電子部品等の接続部分での破損等は
生じなくなる。また、前記封止レジンを構成するフェノ
ールレジンは重ねコーティングによってレジン塊を形成
していることから、確実にベアーチップや電子部品を被
い、封止レジンの封止性は安定している。さらに、前記
封止レジンはフェノールレジンの重ねコーティングによ
るため、ケースを用いる封止に比較して封止部分の容積
が小さくなり、混成集積回路装置の小型化が達成できる
According to the above-described means, bare chips and electronic components on the front and back surfaces of a substrate made of ceramic are sealed with a phenol resin having substantially the same coefficient of thermal expansion as that of the ceramic. Therefore, even if a severe temperature cycle test is performed, no large thermal stress will be applied between the board and the sealing resin, and damage to the connection parts of the board crank, electronic components, etc. will not occur. In addition, since the phenol resin constituting the sealing resin forms a resin mass through layered coating, the bare chip and electronic components are reliably covered, and the sealing properties of the sealing resin are stable. Furthermore, since the sealing resin is formed by overlapping coating of phenol resin, the volume of the sealing portion is smaller than that of sealing using a case, and the hybrid integrated circuit device can be miniaturized.

〔実施例〕〔Example〕

以下図面を参照して本発明の一実施例について説明する
An embodiment of the present invention will be described below with reference to the drawings.

第1図は本発明の一実施例による混成集積回路装置の外
観を示す斜視図、第2図〜第6図は同じく混成集積回路
装置の封止状態を示す図であって、第2図は基板表面の
みをフェノールレジン液に浸した状態を示す断面図、第
3図は基板をフェノールレジン液から引き上げる状態を
示す断面図、第4図は基板をフェノールレジン液から完
全に引き上げて付着したフェノールレジンを乾燥する状
態を示す断面図、第5図は基板全体をフェノールレジン
液中に浸して基板裏面をも封止する状態を示す断面図、
第6図は基板をフェノールレジン液から引き上げてフェ
ノールレジンを乾燥する状態を示す断面図である。
FIG. 1 is a perspective view showing the external appearance of a hybrid integrated circuit device according to an embodiment of the present invention, and FIGS. 2 to 6 are views showing the sealed state of the hybrid integrated circuit device, and FIG. A cross-sectional view showing only the surface of the substrate immersed in the phenol resin solution, Figure 3 is a cross-sectional view showing the board being pulled up from the phenol resin liquid, and Figure 4 is a cross-sectional view showing the board being completely pulled up from the phenol resin liquid to reveal the adhered phenol. A cross-sectional view showing a state in which the resin is dried; FIG. 5 is a cross-sectional view showing a state in which the entire board is immersed in a phenol resin solution and the back side of the board is also sealed;
FIG. 6 is a cross-sectional view showing a state in which the substrate is pulled up from the phenol resin liquid and the phenol resin is dried.

この実施例では混成集積回路装置に本発明を適用した例
について説明する。
In this embodiment, an example in which the present invention is applied to a hybrid integrated circuit device will be described.

この実施例によって製造された混成集積回路装置は、第
1図に示されるように、重ねコーティングによるレジン
塊(パッケージ)■から複数のり一ド2を突出させた構
造となっている。この混成集積回路装置は、レジン塊工
の両側からリード2を突出させるとともに、これらリー
ド2はいずれも同一方向に折れ曲がっていて、いわゆる
デュアルインライン型となっている。
As shown in FIG. 1, the hybrid integrated circuit device manufactured in accordance with this embodiment has a structure in which a plurality of glues 2 protrude from a resin block (package) (2) formed by overlapping coating. This hybrid integrated circuit device has leads 2 protruding from both sides of the resin ingot, and these leads 2 are all bent in the same direction, making it a so-called dual in-line type device.

つぎに、このような混成集積回路装置の製造方法、特に
パフケージング方法について、第2図〜第6図を参照し
ながら説明する。
Next, a method of manufacturing such a hybrid integrated circuit device, particularly a puff caging method, will be explained with reference to FIGS. 2 to 6.

最初に、第2図に示されるように、基板3の両側にリー
ド2を取り付けたワーク4を用意する。
First, as shown in FIG. 2, a workpiece 4 having leads 2 attached to both sides of a substrate 3 is prepared.

このワーク4における基板3は、特に限定はされないが
、アルミナ等のセラミックで形成されている。この基板
3の熱膨張係数αは、7X10−’/degとなってい
る。また、この基板3の表面(主面)には図示はしない
がベアーチップあるいは抵抗が設けられている。前記ベ
アーチップはその電極とこれに対応する基板3上の配線
とがワイヤで電気的に接続されている。なお、図面では
、これらベアーチップおよびワイヤ等はオーバコート膜
5で被われている。このオーバコート膜5は、熱膨張係
数αが6. 5 X 10−6/d e gとなり、前
記基板3の熱膨張係数と略等しいフェノールレジンで構
成されてし)る。これは、図示はしないがワイヤが、基
板3の取扱時に倒れたりしてショート不良を生じたり、
あるいは引っ掛かって断線したりしないようにするため
である。また、前記基板3の裏面、すなわち、リード2
の延在側には、チップ抵抗6.チップコンデンサー7、
超小型トランジスタ8等の電子部品が搭載されている。
The substrate 3 in this work 4 is made of ceramic such as alumina, although it is not particularly limited. The thermal expansion coefficient α of this substrate 3 is 7×10 −′/deg. Further, although not shown, a bare chip or a resistor is provided on the surface (principal surface) of the substrate 3. The electrodes of the bare chip and the corresponding wiring on the substrate 3 are electrically connected by wires. Note that in the drawings, these bare chips, wires, etc. are covered with an overcoat film 5. This overcoat film 5 has a thermal expansion coefficient α of 6. 5 x 10-6/d e g, and is made of phenol resin, which has a coefficient of thermal expansion substantially equal to the coefficient of thermal expansion of the substrate 3). Although not shown, the wires may fall down when the board 3 is handled, resulting in a short circuit, or
Or, this is to prevent the wire from getting caught and breaking. Further, the back surface of the substrate 3, that is, the lead 2
On the extending side, there is a chip resistor 6. chip capacitor 7,
It is equipped with electronic components such as ultra-small transistors 8.

つぎに、第2図に示されるように、このようなワーク4
を降下させて、図示しない槽に収容されているフェノー
ルレジン液9に浸す。この際、ワーク4はリード2部分
をクランプされて保持されるため、また、リード2先端
部分は少なくともフェノールレジンを付着させたくない
ことから、上方に向ける。そして、前記基板3の表面、
すなわち、オーバコート膜5が設けられている面側を前
記フェノールレジン液9に浸す。この場合、基板3の裏
面には、まだフェノールレジン液9を付けない。
Next, as shown in Fig. 2, such a work 4
is lowered and immersed in a phenol resin solution 9 contained in a tank (not shown). At this time, since the workpiece 4 is held by clamping the lead 2 portion, and since it is desired that at least the phenol resin does not adhere to the lead 2 tip end portion, the workpiece 4 is directed upward. And the surface of the substrate 3,
That is, the side on which the overcoat film 5 is provided is immersed in the phenol resin liquid 9. In this case, the phenol resin liquid 9 is not applied to the back surface of the substrate 3 yet.

つぎに、第3図に示されるように、ワーク4を矢印に示
すように左回動させるとともに上昇させる。この際、基
板3の裏面に部分的に多くフェノールレジン液9が残留
して盛り上がるような場合、すなわち、レジンダレが生
じるときは、前記基板3の下端をフェノールレジン液9
の液面に接触するようにして、ゆっくり引き上げ、余分
なフェノールレジン液9をその自重を利用して取り除く
Next, as shown in FIG. 3, the workpiece 4 is rotated to the left as shown by the arrow and raised. At this time, if a large amount of the phenol resin liquid 9 partially remains on the back surface of the substrate 3 and swells up, that is, when resin sag occurs, the lower end of the substrate 3 is
slowly pull it up so that it comes into contact with the liquid surface, and remove the excess phenol resin liquid 9 using its own weight.

つぎに、第4図に示されるように、ワーク4をフェノー
ルレジン液9を収容する槽の上方で半回転させて、基板
3が水平となるようにして基板3の表面に付着したフェ
ノールレジン液9を乾燥させる。この乾燥時、付着した
フェノールレジン液9の表面に膜ができるようになった
時、換言するならば、レジン面の1/2〜1/3位の部
分が、カビの菌糸が繁殖するがごとく白く変色したこと
を目視できる状態になった場合、この間の乾燥時間はお
よそ60秒であるが、第2図に示されるように、再度前
記ワーク4の表面側をフェノールレ  ″ジン液9に浸
す。この際、基板3の表面は最初のレジン中への浸漬、
乾燥によって、第4図に示されるように、コーテイング
膜10で被われることになる。そして、二度目の基板表
面のフェノールレジン液9への浸漬によって、前記コー
テイング膜10の表面に再度フェノールレジン液が付着
することになる。したがって、前記オーバコート膜5お
よび図示しない配線や抵抗は二度に亘るフェノールレジ
ン液9への浸漬によって形成されたコーテイング膜で被
われる。
Next, as shown in FIG. 4, the workpiece 4 is rotated half a turn above the tank containing the phenol resin liquid 9, so that the substrate 3 becomes horizontal, and the phenol resin liquid adheres to the surface of the substrate 3. Dry 9. During this drying process, when a film is formed on the surface of the attached phenol resin solution 9, in other words, about 1/2 to 1/3 of the resin surface is covered with mold hyphae. When the white discoloration is visible, the drying time during this period is approximately 60 seconds, and as shown in Figure 2, the surface side of the workpiece 4 is immersed in the phenol resin solution 9 again. At this time, the surface of the substrate 3 is first immersed in the resin,
After drying, it is covered with a coating film 10, as shown in FIG. Then, by dipping the substrate surface into the phenol resin liquid 9 for the second time, the phenol resin liquid will adhere to the surface of the coating film 10 again. Therefore, the overcoat film 5 and the unillustrated wiring and resistors are covered with a coating film formed by dipping into the phenol resin solution 9 twice.

つぎに、前記基板3の裏面側、すなわち、チップ抵抗6
.チップコンデンサー7、超小型トランジスタ8等が搭
載された面のコーティングが行われる。このコーティン
グ時は、第5図に示されるように、前記ワーク4の基板
3全体がフェノールレジン液9中に浸漬される。また、
この浸漬時、ワーク4はスイングされて基板3の表裏面
全域に均一にフェノールレジン液9が接触するように配
慮される。この際、フェノールレジン液9は基板3の裏
面および裏面に搭載されている電子部品を被うとともに
、基板3の表面のコーテイング膜10上をも被う。
Next, the back side of the substrate 3, that is, the chip resistor 6
.. The surface on which the chip capacitor 7, ultra-small transistor 8, etc. are mounted is coated. During this coating, the entire substrate 3 of the work 4 is immersed in the phenol resin liquid 9, as shown in FIG. Also,
During this immersion, the work 4 is swung so that the phenol resin liquid 9 uniformly contacts the entire front and back surfaces of the substrate 3. At this time, the phenol resin liquid 9 covers the back surface of the substrate 3 and the electronic components mounted on the back surface, and also covers the coating film 10 on the front surface of the substrate 3.

つぎに、このワーク4をフェノールレジン液9から引き
上げ、かつ回転させて基板3が水平となる状態、すなわ
ち、第6図に示されるような状態で乾燥させる。なお、
ワーク4のフェノールレジン液9からの引き上げ時、前
述のようなレジンダレが生じるような場合は、第3図に
示すような具合に、余分なフェノールレジン液9を槽内
に戻すようにしてワーク4を引き上げる。
Next, the workpiece 4 is lifted out of the phenol resin solution 9 and rotated to dry it in a state where the substrate 3 is horizontal, that is, in a state as shown in FIG. 6. In addition,
When lifting the workpiece 4 from the phenol resin liquid 9, if the resin sag as described above occurs, return the excess phenol resin liquid 9 to the tank as shown in Fig. 3 and remove the workpiece 4. pull up.

つぎに、第6図に示されるように、基板3の表裏面全体
がコーテイング膜10で被われたのち、かつ前述のよう
にレジン表面が硬化した状態となった際、再びワーク4
を、第5図に示されるように、フェノールレジン液9内
に浸漬させ、再度フェノールレジン液9を基板3の表裏
面に付着させた後引き上げ、かつ硬化させる。
Next, as shown in FIG. 6, after the entire front and back surfaces of the substrate 3 have been covered with the coating film 10 and the resin surface has been cured as described above, the workpiece 4 is
As shown in FIG. 5, the substrate 3 is immersed in a phenol resin solution 9, and the phenol resin solution 9 is again applied to the front and back surfaces of the substrate 3, and then pulled out and cured.

このように、基板3の表面を4回、裏面を2回それぞれ
コーティングすることによって、ワーク4の基板3の表
裏面を重ねコートによるコーテイング膜10からなるレ
ジン塊(パッケージ)1で被う。
In this way, by coating the front surface of the substrate 3 four times and the back surface twice, the front and back surfaces of the substrate 3 of the workpiece 4 are covered with the resin mass (package) 1 made of the coating film 10 by overlapping coating.

このように、ワーク4における基板3の表面を裏面に先
立ってコーティングすることは、基板3の表裏面を同時
にコーティングした場合、場所によってはコーティング
が確実に行えない場合もあることから、確実に封止を行
うためである。また、基板3の表面は合計4回に亘って
コーティングが施されるが、これは裸のチップ(ベアー
チ・ノブ)を信頼性良く封止するためである。また、基
板3の裏面は表面に比較してコーティングが二回少なく
、二回のコーティングであるが、これはコーティングさ
れる電子部品は既にパッケージングが施された単体部品
であり、封止はこの電子部品の配線層との接続部分およ
び配線層に対して行われるためであり、二回のコーティ
ングで充分に封止効果を得ることができることによる。
In this way, coating the front surface of the substrate 3 in the workpiece 4 before coating the back surface ensures reliable sealing, since if the front and back surfaces of the substrate 3 are coated at the same time, coating may not be performed reliably depending on the location. This is for the purpose of stopping. Further, the surface of the substrate 3 is coated a total of four times in order to reliably seal the bare chip (bare arch knob). Also, the back side of the board 3 is coated two times less than the front side, but this is because the electronic component to be coated is a single component that has already been packaged, and the sealing is done in this way. This is because the coating is applied to the connection portion with the wiring layer of the electronic component and the wiring layer, and a sufficient sealing effect can be obtained with two coatings.

このような実施例によれば、つぎのような効果が得られ
る。
According to such an embodiment, the following effects can be obtained.

(1)本発明によれば、ベアーチップや電子部品を搭載
した基板の表裏面は、基板の熱膨張係数と略同−値の熱
膨張係数を有するフェノールレジンの重ねコーティング
によって封止されるため、熱膨張係数の違いによる熱応
力が基板や脆弱なベアーチップに加わらな(なり、温度
サイクル試験での混成集積回路装置の寿命が長くなると
いう効果が得られる。
(1) According to the present invention, the front and back surfaces of a board on which bare chips and electronic components are mounted are sealed by overlapping coatings of phenol resin having a coefficient of thermal expansion approximately equal to that of the board. Thermal stress due to the difference in thermal expansion coefficients is not applied to the substrate or fragile bare chip, resulting in the effect of lengthening the life of the hybrid integrated circuit device during temperature cycle tests.

(2)上記(1)により、本発明によれば、混成集積回
路装置の特性が安定するという効果が得られる。
(2) According to the above (1), according to the present invention, it is possible to obtain the effect that the characteristics of the hybrid integrated circuit device are stabilized.

(3)上記(1)により、本発明によれば、封止は重ね
コーティングによるため、ケースを用いる従来のキャス
ティング法に比較して、パッケージ寸法を小さくするこ
とができ、混成集積回路装置の小型化が達成できるとい
う効果が得られる。たとえば、ケースを用いた場合のパ
ッケージ寸法が幅29.5mm、長さ55.5mm、厚
さ7mmであったものが、本発明による重ねコーティン
グによるものは、パンケージ寸法が幅27.0〜23.
7Qmm、 長さ51.17〜53.OOmm。
(3) According to the above (1), according to the present invention, since sealing is performed by layered coating, the package size can be reduced compared to the conventional casting method using a case, and the size of the hybrid integrated circuit device can be reduced. The effect is that it is possible to achieve For example, when using a case, the package dimensions are 29.5 mm wide, 55.5 mm long, and 7 mm thick, but with the layered coating according to the present invention, the pan case dimensions are 27.0 to 23 mm wide.
7Qmm, length 51.17~53. OOmm.

厚さ3.19〜4.99mmと小型になる。It is small with a thickness of 3.19 to 4.99 mm.

(4)上記(1)により、本発明による混成集積回路装
置の対土方法によれば、パッケージングのためのケース
を用意しておく必要がないことから、封止コストの低減
が達成できるという効果が得られる。
(4) According to (1) above, according to the method for installing a hybrid integrated circuit device according to the present invention, there is no need to prepare a case for packaging, so it is possible to reduce the sealing cost. Effects can be obtained.

(5)上記(4)により、本発明によれば、封止のため
にケースを管理しておく必要もなく、作業管理も容易と
なるという効果が得られる。
(5) According to the above (4), according to the present invention, there is no need to manage the case for sealing, and work management is also facilitated.

(6)上記(1)〜(5)により、本発明によれば、温
度サイクルに対しても安定して動作する信頼性の高い小
型の混成集積回路装置を安価に提供することができると
いう相乗効果が得られる。
(6) As a result of (1) to (5) above, the present invention provides a synergistic effect in that a highly reliable small-sized hybrid integrated circuit device that operates stably even under temperature cycles can be provided at a low cost. Effects can be obtained.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、すなわち、封止のための
コーティング回数は前記実施例よりも回数が多くても前
記実施例同様な効果が得られる。また、封止用レジンと
しては他のレジンであってもよい。
Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. In other words, even if the number of times of coating for sealing is greater than that of the embodiment described above, the same effect as that of the embodiment described above can be obtained. Moreover, other resins may be used as the sealing resin.

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデュアルインライン
型の混成集積回路装置のパンケージング技術に適用した
場合について説明したが、それに限定されるものではな
く、たとえば、シングルライン型の混成集積回路装置の
パフケージング技術にも同様に適用できる。
In the above explanation, the invention made by the present inventor is mainly applied to the field of application, which is the pancaging technology of dual in-line hybrid integrated circuit devices, but the invention is not limited thereto. , for example, can be similarly applied to puff caging technology for single-line hybrid integrated circuit devices.

本発明は少なくとも電子部品のパッケージング技術を始
とする封止技術には適用できる。
The present invention is applicable to at least sealing technology including packaging technology for electronic components.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.

本発明の混成集積回路装置の製造にあっては、ベアーチ
ップや電子部品を固定搭載したセラミックからなる基板
に対して、最初に基板の表面をセラミック基板の熱膨張
係数と略同−の熱膨張係数を有するフェノールレジン液
で重ねコーティングした後、その後基板全体を数回に亘
ってフェノールレジン液に浸漬させて重ねコーティング
を行い、基板の封止を行うため、基板の表裏面のベアー
チップや電子部品は、確実に封止されることとなる。
In manufacturing the hybrid integrated circuit device of the present invention, for a substrate made of ceramic on which bare chips and electronic components are fixedly mounted, the surface of the substrate is first heated to a thermal expansion coefficient that is approximately the same as the coefficient of thermal expansion of the ceramic substrate. After overcoating with a phenol resin liquid having a coefficient of The parts will be reliably sealed.

また、前記封止レジン塊はセラミックと熱膨張係数が略
同−のフェノールレジンとなっていることから、苛酷な
温度サイクル試験を行っても、基板と封止レジンとの間
には大きな熱応力は作用しなくなり、基板クランクや電
子部品等の接続部分での破損等は生じなくなる。前記封
止レジンはフェノールレジンの重ねコーティングによる
ため、ケースを用いる封止に比較して封止部分の容積が
小さくなり、混成集積回路装置の小型化が達成できる。
In addition, since the sealing resin block is made of phenol resin, which has approximately the same coefficient of thermal expansion as ceramic, there is a large thermal stress between the substrate and the sealing resin even when subjected to a severe temperature cycle test. will no longer work, and damage to the connection parts of circuit boards, electronic components, etc. will no longer occur. Since the sealing resin is formed by overlapping coatings of phenol resin, the volume of the sealing portion is smaller than that of sealing using a case, and the size of the hybrid integrated circuit device can be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例による混成集積回路装置の外
観を示す斜視図、 第2図は同じく混成集積回路装置の接続において基板表
面のみをフェノールレジン液に浸した状態を示す断面図
、 第3図は同じく基板をフェノールレジン液から引き上げ
る状態を示す断面図、 第4図は同じく基板をフェノールレジン液から完全に引
き上げて付着したフェノールレジンを乾燥する状態を示
す断面図、 第5図は同じく基板全体をフェノールレジン液中に浸し
て基板裏面をも封止する状態を示す断面図、 第6図は基板をフェノールレジン液から引き上げてフェ
ノールレジンを乾燥する状態を示す断面図である。
FIG. 1 is a perspective view showing the external appearance of a hybrid integrated circuit device according to an embodiment of the present invention; FIG. 2 is a cross-sectional view showing a state in which only the substrate surface is immersed in a phenol resin solution during connection of the hybrid integrated circuit device; Figure 3 is a sectional view showing the state in which the substrate is pulled up from the phenol resin solution, Figure 4 is a sectional view showing the state in which the board is completely pulled up from the phenol resin solution and the attached phenol resin is dried. Similarly, FIG. 6 is a cross-sectional view showing a state in which the entire board is immersed in a phenol resin liquid and the back side of the board is also sealed. FIG. 6 is a cross-sectional view showing a state in which the board is lifted from the phenol resin liquid and the phenol resin is dried.

Claims (3)

【特許請求の範囲】[Claims] 1.被封止部を絶縁性のレジンで重ねコーティングする
ことによって被封止部を封止することを特徴とする半導
体装置の製造方法。
1. A method for manufacturing a semiconductor device, comprising sealing a portion to be sealed by overcoating the portion to be sealed with an insulating resin.
2.混成集積回路基板の表裏面を絶縁性のレジンで重ね
コーティングすることによって混成集積回路基板の表裏
面をレジン塊で封止することを特徴とする特許請求の範
囲第1項記載の半導体装置の製造方法。
2. Manufacturing a semiconductor device according to claim 1, characterized in that the front and back surfaces of the hybrid integrated circuit board are sealed with a resin lump by coating the front and back surfaces of the hybrid integrated circuit board with an insulating resin. Method.
3.混成集積回路基板の表面を絶縁性のレジンで重ねコ
ーティングしてレジン塊で封止したのち、混成集積回路
装置の裏面を絶縁性のレジンで重ねコーティングしてレ
ジン塊で封止することを特徴とする特許請求の範囲第1
項記載の半導体装置の製造方法。
3. The method is characterized in that the front surface of the hybrid integrated circuit board is overcoated with an insulating resin and sealed with a resin block, and then the back side of the hybrid integrated circuit device is overcoated with an insulating resin and sealed with a resin block. Claim 1
A method for manufacturing a semiconductor device according to section 1.
JP9216886A 1986-04-23 1986-04-23 Manufacture of semiconductor device Pending JPS62249431A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9216886A JPS62249431A (en) 1986-04-23 1986-04-23 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9216886A JPS62249431A (en) 1986-04-23 1986-04-23 Manufacture of semiconductor device

Publications (1)

Publication Number Publication Date
JPS62249431A true JPS62249431A (en) 1987-10-30

Family

ID=14046901

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9216886A Pending JPS62249431A (en) 1986-04-23 1986-04-23 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPS62249431A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008511825A (en) * 2004-09-03 2008-04-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Microfluidic system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008511825A (en) * 2004-09-03 2008-04-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Microfluidic system

Similar Documents

Publication Publication Date Title
US6387732B1 (en) Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby
JPH02501692A (en) Hermetic barrier for thick film hybrid circuits
US20030042615A1 (en) Stacked microelectronic devices and methods of fabricating same
KR0159986B1 (en) Manufacture for heat sink having semiconductor and the manufacture
JPH0883861A (en) Metal foil material for coating semiconductor package and semiconductor device
US5814882A (en) Seal structure for tape carrier package
EP0645812A1 (en) Resin-sealed semiconductor device
EP0361283B1 (en) Resin-sealed type semiconductor device and method for manufacturing the same
JPH0810208Y2 (en) Plastic sealed semiconductor device
JPS62249431A (en) Manufacture of semiconductor device
US5917246A (en) Semiconductor package with pocket for sealing material
US5359225A (en) Thin, high leadcount package
JPH09237869A (en) Resin-encapsulated power module device and manufacture thereof
WO1987004008A1 (en) Lead finishing for a surface mount package
JPS61230344A (en) Resin-sealed semiconductor device
JP2605157B2 (en) Mold package type thick film hybrid IC
JPH0364049A (en) Hybrid integrated circuit device
JP2571795Y2 (en) Resin-sealed electronic components
JP4679991B2 (en) Semiconductor device
JPS62108554A (en) Hybrid integrated circuit device and manufacture thereof
JPS62252155A (en) Hybrid integrated circuit
JPS61212043A (en) Semiconductor mounting substrate
JPH04188656A (en) Structure for sealing hybrid integrated circuit
JPS6292331A (en) Sealing method for semiconductor chip
JPS63299254A (en) Manufacture of hermetic seal type semiconductor device