JPS6222145A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は演算装置に関し、特に、乗算、除算等の演算を
行う演算装置に関する。

［開示の概要］ 本明細書及び図面は、２進数表示の第１と第２の２つの
数値を演算して積又は商を得る演算装置において、＄２
の数値の各位のうち係数が““１”である位についての
み、第１の数値を前記第２の数値の各位の指数だけシフ
トし、該シレトして得た複数の数値を全て加算して第３
の数値を得る事により、積又は商を高速に得る事ができ
、かつ拡張性のある演算装置を得る技術を開示する。

［従来の技術］ 近年、データ処理における数値演算の占める割合は大き
い、又、数値計算の中で特に乗算、除算処理の高速化が
大きな課題であるが、高速化を追−求すると逆に演算装
置の大規模化が問題となる。

乗算の場合を例として説明しよう。

従来、乗算回路においては第２図に示すような乗算器を
用いたり、第３図に示すような乗算ＲＯＭ等を用いてい
た０例えば、浮動小数点表示の数同士の積の場合、指数
部は加減算、仮数部は積となる。この仮数部の積が問題
となる。又、浮動小数点数値に限らずに一般に有効数字
部分の積が問題となる。仮数部等の有効数字の積におい
て、乗算器は例えば桁移動等のアルゴリズムを用いて処
理に工夫を凝らしているが、乗算時間が早いものでも１
００　ｎ５ｅｃ程度と非常に遅く、しかも大変高価なも
のである（数千円〜数万円）、「また乗算ＲＯＭであっ
ても１例えば画像処理等に用いた場合には、たとえ純粋
な画像処理部分と数値演算部分とを分離してオーバラッ
プ処理させるパイプライン処理を行っても演算速度（メ
モリ読出しに時間を費やすため）が不十分なこともある
し、価格についてもやや高価である。しかも、乗数等の
ビット数を増やすと、使用するＲＯＭの個数（容量）が
増え、さらに高価となる。又、ＲＯＭに乗算データを書
き込むためのシステムや手間が大きくなる。

上記の乗算装置に関する問題点は全く同様に除算にもあ
てはまる。

〔発明が解決しようとする問題点］ 即ち、従来の演算装置では規模が大型化し高価になる欠
点があり、ＲＯＭ等を用いたものは安価ではあるものの
、拡張性に乏しいといえよう。

そこで、本発明は従来実現できなかった演算を提供する
もので、簡単かつ整然とした構成をもち、従って拡張性
があり、高速かつ安価な演算装置を提案する事を目的と
する。

［問題点を解決するための手段］ 上記問題点を解決するために、例えば４ビツトの乗算に
適用した実施例である第１図の演算装置は、２進数表示
゛の第１の数値Ａと第２の数値Ｂを演算して積を得る場
合、第１の数値を夫々入力するビットシフト回路１〜４
と、第２の数値ＢについてＢの各位のうち係数が“１°
°である位を判別して選択するデータ制御回路５〜８と
、加算器９〜１１とからなる。

〔作用］ 上記構成において、ビットシフト回路１〜４は乗数Ｂの
各位の指数だけ夫々被乗数Ａをシフトする。データ制御
回路５〜６の夫々は、対応するビットシフト回路１〜４
の夫々の出力であるシフトされた数値か又は“Ｏ”のい
ずれかを選択して出力する。即ち、該係数力（“１′°
の時は対応するビットシフト回路の出力を選択し、前記
係数が“Ｏ”である時は“０”を選択して出力する。各
データ制御回路の出力の和を取る事により加算器１１に
積を得る。

［実施例］ 以下添付図面を参照しながら、本発明に係る実施例を更
に詳細に説明する。そこで、まず実施例として乗算に適
用した場合を説明する０本実施例に用いられる乗算の原
理は次のようである。

被乗数をＡ、乗数をＢ、、ｉｉをＣとするとＣ；ＡＸＢ
となる０乗数Ｂは２進法で表現すると、Ｂ−Σ。（ｂｎ
・２ｎ） 露・・・　　＋　　２−４　・ｂ−４÷　　２−３　・
ｂ−３＋　　　２−２　　・ｂ−２÷　　２−１　・ｂ
−１÷２’ｌ’ｂｏ　＋　２”ｂ＋　＋　２２・ｂ２＋
　　　”・・・・”（Ｄ　　　゛（ｎ場Ｏ９±１．±２
．±３．・・・）（ｂｎ　＝ｏ又は１） で表わされる。

従って、 Ｃ＝ＡＸＢ ＝Ａ・Σｎ（ｂｎ・２”）−Σｎ　ｂｎ・（２ｎＡ）＝
−−・＋　（２−’４Ｘｂ−４）　＋　（２−３・Ａ　
Ｘｂ−３）＋　　（２−２・ＡＸｂ−２）　　　＋　　
（２−’４　　Ｘｂ−＋）＋　（２”Ａ　Ｘｂｏ　）　
＋　（２−＋　４Ｘｂ＋）　＋　・・・・・・・・・■ （ｎ諺０．±１．±２．±３．・・・）（ｂｎ−ｏ又は
ｌ） 第０式の中の項で一般的にυ・Ａ（ｎ＝０．±１．±２
゜±３．・・・）の項は、データＡをシフトレジスタに
格納した場合に上位にｎビットシフトするビットシフト
で簡単に実−できる、その時、ｎが正であれば上位にシ
フトし、負であれば下位にシフトする・従って、被乗数
Ａと乗数Ｂの積Ｃは２ｍ−Ａの加算で表わせるので、乗
算装置はデータＡのビットシフトと加算器との組合せで
原理的に構成できるはずである。しかも、第０式中の各
ｂｎは“０゛又は“１゛であり、“Ｏパである時は前記
加算から除外できるので上記加算も極めて簡単である。

以上の結果をまとめてみると、Ａ、Ｂを２進法表現で表
現した場合に、被乗数Ａを乗数Ｂの各位毎の幕の量だけ
ビットシフトして、各位についてビットシフトして得た
数を各位毎の和をとる事により、積が得られる事となる
。尚、除算については後述する事とする。

第４図に演算装置の一使用例を示す０図中、４０は中央
制御装置であって、例えば画像処理の分野では大量の画
像データを取り扱うためにパイプライン処理する方が高
速処理に向く、そこで、中央制御装置４０は内部に専用
の演算回路をもつものの、特に乗算等の処理高速化のた
めに外部又は付加的に本実施例に係る演算装置４１をも
つ事によりデータ処理と数値処理のバ４プライン化を実
現する。中央制御装置４０は演算装置４１に乗数等の数
値データ及び制御クロ□ツクを送り１代りに積等の演算
結果を受は取る。

第１図に、４ビツトの乗算装置の一実施例のブロック図
を示す６本発明が４ビツトのみに限定されない事は後に
明らかとなる０図中、１〜４は８ビツトまでシフトでき
るビットシフト回路、５〜８はデータ制御回路、９〜ｌ
ｌは通常のｉビット加算器、１３．１４は夫々乗数Ｂ、
被乗数Ａを格納する４ビツトのラッチである。

説明をより具体的にする為に、Ａ＝ａ３・２３◆ａ２・
２２　＋　ａｌ−２１＋　ａｏ、　Ｂ　＝　ｂ３−２３
　＋　ｂ２−２２　＋ｂ！・２１　＋　ｂｏとし、各ビ
ットシフト回路にはＡが入力すると共に、ビットシフト
回路１にはｎ＝３が、ビットシフト回路２にはｎ＝２・
・・・・・が入力される０、同じく、データ制御回路５
にはｂ３が、データ制御回路６にはｂ２が、・・・夫々
−人力される。

第１図において、１〜４のビットシフト回路は、被乗数
Ａｔ−ｎビット上位にシフトする回路で、これらのビッ
トシフト回路１〜４で２１・Ａを作る。５〜８のデータ
制御回路は、具体的には例えばデータセレクタのような
もので１乗数Ｂの係数成分であるｂｎが“０”であるか
′ｌ″であるかに応じて、夫々“０”又は２１−Ａを出
力する。加算器９．１０．１１において２６−Ａの成分
同士を加算して、Σｌ１２”−Ａ−ｂｎを加算器１１よ
り出力して、ＡＸＢ＝Ｃが得られる。尚、図中の破線で
囲まれた部分を後に参照するために演算器１２と称する
事とする。

（高速化を追求した例） 前記実施例の変形例を第５図に示す０本例の場合１例え
ば被乗数Ａを６ビツトとし、乗数Ｂ＝ｂ−ｎ・２−４÷
ｂ−３・２−３◆ｂ−２・２−２÷ｂ−１・２−１　つ
まりＢ−０〜１５／１８とし、これをディジタル的に４
ピツＦ　（ｂ−＋　＋　ｂ−ｚ　、ｂ−３＊　ｂ−ｓ）
で表す。

第５図の実施例では、まず第１図の実施例におけるビッ
トシフト回路１〜４の簡略化に工夫を凝らしている。即
ち、被乗数Ａが６ビツトでＬＳＢよりＤｏ・・・Ｄ５と
したとすると、例えばデータ制御回路２１は２−１の位
に対応するので、この制御　　　　　。

回路にはには１ビツト下位にシフトしたデータＣＤ４〜
Ｄｏ　）を入力する。これで第５図のビットシフト回路
は必要なくなり、高速化に寄与する。同様にデータ制御
回路２２〜２４には夫々Ａを２ビツト（Ｄ３〜Ｄ、ｏ　
）　、　　３ビツトＣＤ２〜Ｄｏ）、４ビツトＣＤ＋〜
Ｄｏ　）シフトされて入力されるように配線を行う、又
、データ制御回路２１〜２４には、夫々ｂ−＋−ｂ−，
の信号が入力され、各データ制御回路は前記実施例と同
様にｂ−ｔ−ｂ−４の値“０”又は““１”に応じてそ
の出力データを“０”または、入力データとする。

２１〜２４のデータ制御回路は、例えば標準論理ＩＣで
ある？４ＬＳ２７３等のＩＣ１個で構成できる。

ラッチ２８〜３３等は本演算装置を付加的に用いる中央
制御装置４０等からの制御クロックに同期してデータを
ラッチする。２５．２６の加算器で、データは加算され
た後に３２．３３のラッチで同じ制御クロックに同期し
てラッチされ、加算器２７において全ての要素が加算さ
れこの出力が乗算結果Ｃとなる。尚１図中のラッチはＴ
ＴＬ？４Ｓ３７４　、加算器はＴＴＬ７４９２８３等で
構成する事ができ、安価なＩＣでしかも高速に動作する
。

本実施例では、ラッチ２８〜３３を用いて例えばパイプ
ラインプロセッサ等の中央制御装置４０からの制御クロ
ックに１度同期させているので、前記ＩＣ等を使用して
演算装置を構成すれば、１つの乗算演算につき、４０　
ｎ５ｅｃ以下の演算スピードでパイプライン処理を確実
に行う事ができる。

又、これらのＩＣの伝播速度に余裕のある時はラッチ２
８〜３１．３２〜３３は使用する必要はない、このよう
に、高速処理が可能となるのも本実施例が演算をビット
シフトと加減算のみで構成している事による。特に第６
図のように、取り扱うデータのビット構成の範囲が予想
できる時はビットシフトを布線論理に置換える事ができ
、更なる高速化が望める。

く汎用性を追求した例〉 第６図に示した実施例は第１図の実施例の演算装置につ
いてより汎用性を追求した場合である。

数値演算において１乗数、被乗数とも通常、中央制御装
置４０からは浮動小数点表示で送られる事が多い、つま
りこのような場合、仮数部については正規化されている
ので、整数と同様に扱う事ができる。又、乗算、除算と
も加減算と違って２つの数値データ間の正規化等の桁合
せの必要がないので、仮数の演算とは別個に指数部の演
算ができる。そこで乗数についてはラッチ５０に、被乗
数についてはラッチ５１に夫々指数部と仮数部とを分離
して入力する。２つの仮数部データについては前述の演
算器１２に入力する。演算器１２は第１図に示したもの
と基本的に同じであってよく。

異なる点は仮数の乗算は整数の乗算として取り扱うので
、第１図の時とは違ってビットシフトの方向は常に上位
方向のみでよい事となる。しかもビットシフトの最大必
要量は入力される仮数部の最大有効桁数であればよい、
このようにして得た仮数部の積をシフトレジスタ５３に
ラッチし、一方指数部の和を加算器５２で取り、その和
に応じたシフト量でシフトレジスタ５３をビットシフト
すれば（シフト方向は加算器５２の符号による）、シフ
トレジスタ５３の出力は求める積である。

このように内部の構造を整理する事により。

色々なビット数の数値データに対しても応用が効き、汎
用性が高く、回路のＬＳＩ化に向く、そこで、このよう
にＬＳＩ化したものを以下便宜上演算ＬＳＩと呼ぶ事に
する。

くビットスライス化） 被乗数の桁数が多い場合については、処理ビット固定の
演算装置を多数組合せることによって対処できる。その
ような場合、前述した第６図の演算装置のＬＳＩ（演算
ＬＳＩ）化したものを並列に並べ、被乗数の各ビットを
順に入力すればよい、その時に考慮する事は被乗数の指
数データである。被乗数の指数データは単一でも、各演
算ＬＳＩには分解して入力する必要があるからである。

そこで、各演算ＬＳＩに入力する指数データを演算ＬＳ
Ｉの処理ビット数に見合って考慮したものを入力する。

例えば、第７図の如く入力被乗数が１２ビツト（ａ目〜
ａｏ）の整数である場合について説明する。演算ＬＳＩ
６０〜６１が４ビツト処理であるとすれば、このような
演算ＬＳＩをｉつ並べ、キ々の演算ＬＳＩにＣよ順に被
乗数を４ビツトずつ入力する。更に、最上位の演算ＬＳ
Ｉの指数入力は“８”１次の演３１ＥＬＳＩのそれは“
４”、最下位の演算ＬＳＩのそれは０”°となるように
する。

一方、各ＬＳＩからの出力はそのまま積となる。

こうしてＬＳＩ化と共にビットスライス化により更に汎
用性が増す。

（除算への応用） 除数Ｃ１被除数り、商Ｅについて考える。前述の場合と
同様に、 Ｄ−Σｎ（ｄｎ４”） ＝・・・　＋２−４・ｄ−ｓ　　◆２−３・ｄ−３＋２
−２・ｄ−２＋　２−１−ｄ−１＋　２Ｏ−ｄｏ　＋　
２１ｄｌ　＋　２２−ｄｚ　＋（ｎ富０．　±　１．±
２．±３．・・・）（ｄｎ　＝０又は１） とする。

従って、 Ｅ　＝　Ｄ／Ｃ ＝（１７Ｃ）・Σｎ（ｄｎ４＋１）−Σｎ　ｄｎ・（２
ｎ−（１／Ｃ））婁・・・÷（２−４・（１／Ｃ）・ｄ
−４）◆（２づ・（１／Ｃ）・ｄ−３）◆（２−２・（
１／Ｃ）・ｄ−２）＋（２−１・（１／Ｃ）・ｄ−１）
＋　（２’−（１／（）・ｄａ　）　÷（２１−（１／
Ｃ）・ｄ＋）　÷・・・（ｎｍｏ、±１．で２．±３．
・・・）である、これは、前述した乗算の場合と他なら
ず、唯一その相違は（１／Ｃ）のみである、そこで第８
図の如く前記乗算装置の前段に逆数回路７０を設けその
出力を前述の例えば乗算用ＬＳＩ７１に入力すればよい
、こうして本発明の演算装置装置は除算にも適用できる
こととなる。

尚、以上説明してきた演算装置は２進表示された数値デ
ータを取り扱ったが１例えば４進表示データ、８進表示
データ等は全て基本的には２進法であるから、当然本発
明の範囲内に含まれる。

［発明の効果］ 以上述べたように本発明によれば１乗算又は除算をビッ
トシフト及び加算の組合せにより行う事により、高速で
かつ汎用性、拡張性に富んだ演算装置が提供できる。

【図面の簡単な説明】

第１Ｆｆ４は本発明に係る実施例の基本動作を説明する
ためのブロック図、 第２図は従来の乗算器を使う乗算装置を説明する図、 第３図は従来のＲＯＭ等を使う乗算装置を説明する図、
　　　　　　　　　　　　　　　　　　　　　　　１′
第４図は実施例の演算装置の使用態様を説明する図、 第５〜８図は他の実施例のブロック図である。 図中、 １〜４・・・ビットシフト回路、５〜８，２１〜２４°
・・データ制御回路、９〜１１．２５〜２７．５２・・
・加算器、１２・・・演算器、１３，１４．２８〜３１
．３２．３３．５０．５１”５ｙチ、４０−・・中央制
御装置、４１・・・演算装置、５３・・・シフトレジス
タ、６０〜６２．７１−・・演算ＬＳＩ、７０−・・逆
数回路である。 特許出願人　　　キャノン株式会社 第２因 第３図 第４図

Claims (3)

【特許請求の範囲】
1. （１）２進数表示の第１と第２の２つの数値を演算して
   積又は商を得る演算装置において、第２の数値の各位の
   うち係数が“１”である位についてのみ、第１の数値を
   前記第２の数値の各位の指数だけシフトし、該シフトし
   て得た複数の数値を全て加算して第３の数値を得る事を
   特徴とする演算装置。
2. （２）第３の数値は第１の数値と第２の数値との積であ
   る事を特徴とする特許請求の範囲第１項に記載の演算装
   置。
3. （３）第３の数値は、第２の数値が被除数で、第１の数
   値の逆数が除数である時の商である事を特徴とする特許
   請求の範囲第１項に記載の演算装置。