JPS62214475A - Control system for mask register - Google Patents

Control system for mask register

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JPS62214475A
JPS62214475A JP5872886A JP5872886A JPS62214475A JP S62214475 A JPS62214475 A JP S62214475A JP 5872886 A JP5872886 A JP 5872886A JP 5872886 A JP5872886 A JP 5872886A JP S62214475 A JPS62214475 A JP S62214475A
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JP
Japan
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register
mask
mask register
bank
address
Prior art date
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Application number
JP5872886A
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Japanese (ja)
Inventor
Kenichi Nozue
野末 健一
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
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Publication of JPS62214475A publication Critical patent/JPS62214475A/en
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    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053Vector processors
    • FMECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02BINTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
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Abstract

PURPOSE:To use each bank efficiently by writing and reading mask data on and from addresses, which are obtained by shifting at every m-th stage, of N numbers of banks constituting a mask register in m-element units. CONSTITUTION:Mask data DA0-DA3 set to registers 440-443 element in each one element are set to write buffer registers 440'-443' in the next cycle and are set to bank write registers BI0-BI3 in every two cycle together with following elements set to register 440-443. These mask data are written on pertinent addresses of respective banks 4a-4d of the mask register by an output ADRB0 of an address register B1 constituting a shift register and its shift outputs ADRB1-ADRB3. This operation is repeated to write data without generating idle areas in banks. The read operation is executed in the same operation procedures.

Description

【発明の詳細な説明】 (目 次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 例えば、8バンクで構成されるマスクレジスタ(MR)
を、複数個のポートの特定のポートからアクセスするの
に、1周期を8個のサイクルに分割したタイミング信号
の特定のタイミングで書き込み。
[Detailed Description of the Invention] (Table of Contents) Overview Industrial Application Fields Prior Art and Problems to be Solved by the Invention Means for Solving the Problems Actions Examples Effects of the Invention [Summary] For example, 8 banks Mask register (MR) consisting of
is accessed from a specific port of multiple ports by writing at a specific timing of a timing signal that divides one cycle into 8 cycles.

読み出しのタイミングを規定し、その時与えられるアド
レスを上記8個のタイミング信号に同期して、例えば、
8段シフトすることによって得られる8個のアドレスで
上記8バンクの各バンクの同じアドレスを順次アクセス
すまマスクレジスタ(MR)アクセス方式において、上
記ポートから入力されるマスクデータの各エレメントを
、2エレメントを1組として、2サイクル毎に書き込み
、及び読み出す手段を設けることにより、上記8バンク
のマスクレジスタ(MR)を、例えば、4バンク構成と
したものである。
For example, by specifying the read timing and synchronizing the address given at that time with the above eight timing signals,
In the mask register (MR) access method, each element of the mask data input from the port is divided into two elements. By providing a means for writing and reading data every two cycles, the eight banks of mask registers (MR) are constructed into, for example, four banks.

〔産業上の利用分野〕[Industrial application field]

本発明は、パイプライン方式のベクトル計算機システム
におけるマスクレジスタ(MR)に対する四き込み、読
み出しの為の制御方式に関する。
The present invention relates to a control method for reading and writing data to and from a mask register (MR) in a pipelined vector computer system.

通常、パイプライン方式のベクトル計算機システムにお
いては、1エレメントデータに対して、例えば、1ビツ
トのマスクデータを対応させ、該エレメントデータに対
する演算を、当該マスクデータの°オン”、゛オフ゛に
よって制御する、所謂マスク演算を行っている。
Normally, in a pipelined vector computer system, one element data is associated with, for example, one bit of mask data, and operations on the element data are controlled by turning on or off the mask data. , a so-called mask operation is performed.

従って、該マスクデータを格納するマスクレジスタ(M
R)は高速が要求される為、例えば、エミッタ結合型論
理回路(以下、ECLと云う)素子が使用されることが
多い。
Therefore, the mask register (M
Since R) requires high speed, for example, an emitter-coupled logic circuit (hereinafter referred to as ECL) element is often used.

このようなECL素子によるメモリチップは、高速の論
理演算用のランダムアクセスメモリ(RAM)を指向し
て構成されている為、例えば、8ビツト/16ビツト×
256語のような構成になっていることが多く、基本的
には1ビツト構成のマスクレジスタ(MR)に使用する
ことは、モジュール構成上、空き領域の発生が難点とな
る。
A memory chip using such an ECL element is configured to be a random access memory (RAM) for high-speed logical operations, so for example, 8 bits/16 bits x
In many cases, it has a structure of 256 words, and if it is used as a mask register (MR) which basically has a 1-bit structure, it is difficult to generate a vacant area due to the module structure.

一方、最近の計算機システムは、高集積化技術の進歩に
伴って、益々小型化が要求される為、その実装効率の低
下は許されず、上記のようなデータ幅の大きいECL素
子のメモリモジュール(チップ)を効率的に使用できる
マスクレジスタ(MR)の制御方式が要求されるように
なってきた。
On the other hand, recent computer systems are required to be more and more miniaturized with the progress of highly integrated technology, so a decline in implementation efficiency cannot be tolerated. There is a growing demand for a mask register (MR) control method that can efficiently use chips.

〔従来の技術と発明が解決しようとする問題点〕第3図
は、一般のベクトル演算方式を模式的に示した図である
[Prior art and problems to be solved by the invention] FIG. 3 is a diagram schematically showing a general vector calculation method.

先ず、ベクトルレジスタ(VR) 1からベクトルデー
タが1エレメント宛演算レジスタ2a、2bに読み出さ
れ、演算パイプライン(ALU) 3で演算された後、
再びベクトルレジスタ(VR) 1に格納される。
First, vector data is read from vector register (VR) 1 to calculation registers 2a and 2b for one element, and after being calculated in calculation pipeline (ALU) 3,
It is stored in vector register (VR) 1 again.

この時、マスクレジスタ(MR) 4からも、上記ベク
トルレジスタ(VR) 1からのベクトルデータの読み
出しタイミングに同期して、マスクデータが1ビット宛
読み出され、該マスクデータが1′に対応するエレメン
トに対しては、上記ベクトルfJ′JXが行われ、該マ
スクデータが°O゛に対応するエレメントに対しては、
上記ベクトル演算は抑止されるように動作し、所謂マス
ク演算が実行される。
At this time, mask data is read out for 1 bit from the mask register (MR) 4 in synchronization with the read timing of the vector data from the vector register (VR) 1, and the mask data corresponds to 1'. For the element, the above vector fJ'JX is performed, and for the element whose mask data corresponds to °O゛,
The above-mentioned vector operation operates to be suppressed, and a so-called mask operation is executed.

第4図はマスクレジスタ(MR)に対する制御方式の概
略を示した図であり、第5図は従来のマスクレジスタ(
MR)の構成例を示した図である。
FIG. 4 is a diagram showing an outline of the control method for the mask register (MR), and FIG. 5 is a diagram showing the outline of the control method for the mask register (MR).
MR) is a diagram showing an example of the configuration.

通常、マスクレジスタ制御部(MRC) 41には主タ
イミング発生器(MTG) 41aが設けられていて、
例えば、8バンク/8タイムスロット制御方式の場合、
1周期が、例えば、 K、F3.F2.El、L、F3.F2.Flの順で繰
り返される、8個の主タイミング信号が生成され、マス
クレジスタ(MR) 4に対するタイミング制御に使用
される。  。
Usually, the mask register control section (MRC) 41 is provided with a main timing generator (MTG) 41a.
For example, in the case of 8 banks/8 time slot control method,
One period is, for example, K, F3. F2. El, L, F3. F2. Eight main timing signals, repeated in the order of Fl, are generated and used for timing control for the mask register (MR) 4. .

マスクレジスタ(MR) 4に対する入出力ポート(S
AO〜5A3) 45a〜45d 、(SBO−5B3
) 46a 〜46dは複数個(本例では、図示の如く
4個)有り、各ポートからの該マスクレジスタ(MR)
 4に対する書き込み/読み出し開始タイミング(以下
、−9又はR開始タイミングと云う)が規定されている
Input/output port (S) for mask register (MR) 4
AO~5A3) 45a~45d, (SBO-5B3
) There are a plurality of 46a to 46d (in this example, 4 as shown), and the mask register (MR) from each port
The write/read start timing for 4 (hereinafter referred to as -9 or R start timing) is defined.

例えば、ポート(SAO) 45aからの一開始タイミ
ングはE3タイミングに、ポート(SAI) 43bか
らのWタイミングはE1タイミング、−と云うように決
められている。
For example, one start timing from the port (SAO) 45a is determined to be the E3 timing, and the W timing from the port (SAI) 43b is determined to be the E1 timing.

この主タイミングの1つE3タイミングに同期して、当
該バイブライン方式の計算機システムの命令ユニット(
II) 5から、マスクレジスタ(MR) 4に対する
アドレス(ADH)が送出されると、8個のシフトレジ
スタで構成されているアドレスレジスタ(BO〜B7)
 42のレジスタBOに、^DRBOとして設定され、
以下順次に、上記主タイミングに同期してシフトされる
In synchronization with E3 timing, one of the main timings, the instruction unit (
II) When the address (ADH) for mask register (MR) 4 is sent from 5, the address register (BO to B7) consisting of 8 shift registers is sent.
42 register BO is set as ^DRBO,
Thereafter, the signals are sequentially shifted in synchronization with the main timing.

この時、該主タイミング(K、E3.E2.El、L、
F3.F2゜Fl)に同期して生成されるバンクセレク
ト制御信号(SIELAO〜3)の1つである5ELA
Oが付勢され、ポート(SAO) 43aからバンク0
(BANKO) 4aに対する書き込みルートが、該E
3タイミングでゲートされると、マスクデータD^0(
例えば、主記憶装置(MS)からのマスクデータ)が、
レジスタ(DIO) 440から該ポー) (SAO)
 45a、及び入力レジスタ(BIO)を介して、該バ
ンク0(BANKO) 4aの当該アドレス(八DRI
IO)に書き込まれる。
At this time, the main timing (K, E3.E2.El, L,
F3. 5ELA, which is one of the bank select control signals (SIELAO~3) generated in synchronization with F2°Fl)
O is energized and the port (SAO) 43a to bank 0
(BANKO) The write route for 4a is
When gated at 3 timings, mask data D^0(
For example, mask data from the main memory (MS) is
Register (DIO) 440 to the port) (SAO)
45a, and the corresponding address (8DRI) of the bank 0 (BANKO) 4a through the input register (BIO).
IO).

アドレスレジスタ42の各段(BO−87)は、各バン
ク([1ANKO〜7)のそれぞれに対するアドレスレ
ジスタとして機能する。従って、 以下、上記アドレス、(ADRBO)がシフトレジスタ
BO=OB1=6B2=O・−・−・−=OB7に順次
シフトされるに従って、該ポート(SAO) 43aか
らのマスクデータが、バンク1(BANKI) 4b 
=Oバンク2(BANK2) 4c・・−・−→バンク
?(BANK7) 4hの同じアドレスに、それぞれ入
力レジスタ(BII〜lll7)を介して、順次書き込
まれる。
Each stage (BO-87) of the address register 42 functions as an address register for each bank ([1ANKO to 7). Therefore, as the address (ADRBO) is sequentially shifted to the shift register BO=OB1=6B2=O・・・・・−=OB7, the mask data from the port (SAO) 43a is transferred to the bank 1 ( BANKI) 4b
=O bank 2 (BANK2) 4c...---→Bank? (BANK7) The data is sequentially written to the same address of 4h via the respective input registers (BII to Ill7).

以下、同じようにして、ポート(SAI) 43bから
のマスクデータ(DAI)は、前述のように、例えば、
Elのタイミングにおいて、アドレスレジスタ(BO〜
B?) 42に設定されたアドレスに、順次書き込まれ
るように機能する。
Thereafter, in the same way, the mask data (DAI) from the port (SAI) 43b is transmitted as described above, for example,
At the timing of El, the address register (BO~
B? ) It functions so that the data is sequentially written to the addresses set in 42.

このような制御を、ここでは、前述のように8スロット
制御力式と呼んでいる。
Such control is herein referred to as the 8-slot control force type, as described above.

該マスクレジスタ(MR) 4が、本例のように8バン
クで構成されている場合には、8バンク/8スロツト制
御となる。
When the mask register (MR) 4 is composed of 8 banks as in this example, 8 banks/8 slots control is performed.

第5図の構成例においては、マスクデータの1エレメン
トは、2ビツト+2パリテイ=4ビツトであるが、マス
クレジスタ(MR) 4の各バンクは、例えば、8ビツ
ト×256語のメモリモジュール(チップ)を使用して
いる。
In the configuration example shown in FIG. 5, one element of mask data is 2 bits + 2 parities = 4 bits, but each bank of the mask register (MR) 4 is composed of, for example, a memory module (chip) of 8 bits x 256 words. ) is used.

従って、上記書き込み制御においては、各バンク(BA
NKO−BANK7) 4a 〜4hの8ビツト幅の内
、4ビツトしか使用していないことになる。
Therefore, in the above write control, each bank (BA
NKO-BANK7) Only 4 bits of the 8-bit width from 4a to 4h are used.

読み出し動作についても、同様の制御が行われる。即ち
、予め定められている特定のタイミング(例えば、E2
タイミング)で、アドレスレジスタ(BO〜B7) 4
2のBOに対して読み出しアドレス(ADH)が設定さ
れることにより、以降酸アドレスが順次シフトされ、バ
ンク0(BANKO) 4a、バンク1 (BANKI
) 4b、−から、当該アドレスのマスクデータが順次
バンク読み出しレジスタ(800〜BO7)に読み出さ
れる。
Similar control is performed for read operations as well. That is, at a predetermined specific timing (for example, E2
timing) and address registers (BO to B7) 4
By setting the read address (ADH) for BO 2, the acid address is shifted sequentially from then on, and the addresses are sequentially shifted from bank 0 (BANKO) 4a to bank 1 (BANKI
) From 4b, -, the mask data of the corresponding address is sequentially read out to the bank read registers (800 to BO7).

このとき、上記主タイミングE2に同期して生成されて
いるバンクセレクト制御信号(SELBO〜3)の1つ
(Sll!LBO)によって、読み出しポート(SII
O〜4) 46a”dの1つ(SBO) 46aが選択
され、1サイクル毎に、該マスクデータがレジスタ(0
00)にセットされ、図示していない主記憶装置(MS
) 、或いは演算回路に、マスクデータDBOとして送
出される。
At this time, the read port (SII
O~4) One of the 46a"d (SBO) 46a is selected, and the mask data is stored in the register (0~4) every cycle.
00), and the main memory (MS
) or sent to the arithmetic circuit as mask data DBO.

このように、従来方式においては、例えば、2ビツト+
2パリテイ (1エレメント)同時書き込みの場合でも
、マスクレジスタ(MR) 4として、8ビツト幅のラ
ンダムアクセスメモリ(RAM)を使用している為、当
8亥ランダムアクセスメモリ(RAM)の各モジュール
(チッフリに空き領域が生じ、結果的には1つのマスク
レジスタ(MR)用プリント板に搭載するメモリチップ
(LSI)が増加し、不経済になると云う問題があった
In this way, in the conventional method, for example, 2 bits +
Even in the case of simultaneous writing of 2 parity (1 element), since 8-bit wide random access memory (RAM) is used as mask register (MR) 4, each module of random access memory (RAM) There is a problem in that a vacant area is created in the chiffle, and as a result, the number of memory chips (LSI) mounted on one mask register (MR) printed board increases, resulting in uneconomical results.

本発明は上記従来の欠点に鑑み、高速アクセスが必要な
マスクレジスタ(Ml?)用に使用されるLSIチップ
の有効利用を図り、モジュール(チップ)の数を減少さ
せる方法を提供することを目的とするものである。
In view of the above conventional drawbacks, the present invention aims to provide a method for effectively utilizing LSI chips used for mask registers (Ml?) that require high-speed access and reducing the number of modules (chips). That is.

〔問題点を解決するための手段〕[Means for solving problems]

第1図は本発明のマスクレジスタ制御方式の原理ブロッ
ク図である。
FIG. 1 is a principle block diagram of the mask register control method of the present invention.

本発明においては、例えば、8スロツト制御用のアドレ
スレジスタ(80〜B?) 42がシフトレジスタを構
成しているマスクレジスタ(MR) 4に対する制御方
式でおいて、例えば、1エレメントが4ビツトであるマ
スクデータに対する入カポ−l・(SAO〜)45aに
対応して、4ビツト幅の書き込みバッファレジスタ(0
10’ 〜) 440’〜と、出、l−ト(SBO〜)
46aに対応して、読み出し用のレジスタ(Doo”〜
) 470’〜とを設け、上記8スロット制御時のバン
クセレクト制御信号(SELAO〜、 5BLBO〜)
のタイミングを変えることなく、例えば、2エレメント
からなる8ビツト幅のマスクデータが整う2サイクル毎
に、該マスクレジスタ(MR) 4を構成している各バ
ンク(BANKO〜) 4a〜に、上記の8ビツトを同
時に書き込み、及び読み出しの制御を行うように構成す
る。
In the present invention, for example, in the control method for the mask register (MR) 4 in which the address register (80 to B?) 42 for controlling 8 slots constitutes a shift register, for example, one element is 4 bits. A 4-bit wide write buffer register (0
10'~) 440'~ and exit, l-to (SBO~)
46a, a read register (Doo”~
) 470'~ are provided, and the bank select control signals (SELAO~, 5BLBO~) during the above 8 slot control are provided.
Without changing the timing, for example, every two cycles when 8-bit width mask data consisting of two elements is prepared, the above-mentioned data is added to each bank (BANKO~) 4a~ that constitutes the mask register (MR) 4. It is configured to control writing and reading of 8 bits at the same time.

〔作用〕[Effect]

即ち、本発明によれば、例えば、8バンクで構成すれる
マスクレジスタ(MR)を、複数個のポートの特定のポ
ートからア、クセスするのに、1周期を8個のサイクル
に分割したタイミング信号の特定のタイミングで書き込
み、読み出しのタイミングを規定し、その時与えられる
アドレスを上記8個のタイミング信号に同期して、例え
ば、8段シフトすることによって得られる8個のアドレ
スで上記8バンクの各バンクの同じアドレスを順次アク
セスすまマスクレジスタ(1’lR)アクセス方式にお
いて、上記ポートから入力されるマスクデータの各エレ
メントを、2エレメントを1組として、2サイクル毎に
書き込み、及び読み出す手段を設けることにより、上記
8バンクのマスクレジスタ(MR)を、例えば、4バン
ク構成としたものであるので、マスクレジスタ(MR)
を構成するLSIメモリチップの数を減少させることが
できる効果がある。
That is, according to the present invention, for example, when a mask register (MR) consisting of 8 banks is accessed from a specific port of a plurality of ports, the timing is determined by dividing one period into 8 cycles. Write and read timings are defined at specific timings of signals, and the addresses given at that time are synchronized with the eight timing signals mentioned above, and the eight addresses obtained by shifting, for example, eight steps, are used to write the eight banks. In the mask register (1'lR) access method in which the same address of each bank is sequentially accessed, each element of the mask data inputted from the above port is written and read every two cycles as a set of two elements. By providing the mask register (MR), the 8 banks of mask registers (MR) described above are configured, for example, in 4 banks.
This has the effect of reducing the number of LSI memory chips constituting the.

〔実施例〕〔Example〕

以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.

第2図は本発明の一実施例をブロック図で示した図であ
り、本図の書き込み用バッファレジスタ(010’ 〜
DI3’) 440’〜443’ 、及び読み出しレジ
スタ(000’ 〜003’) 470’〜473′、
及び関連機構が本発明を実施するのに必要な機能ブロッ
クである。尚、全図を通して、同じ符号は同じ対象物を
示している。
FIG. 2 is a block diagram showing one embodiment of the present invention, and the write buffer registers (010' to
DI3') 440' to 443', and read registers (000' to 003') 470' to 473',
and related mechanisms are the functional blocks necessary to implement the present invention. Note that the same reference numerals indicate the same objects throughout the figures.

本発明を実施しても、マスクレジスタ制御部(MRC)
 41における主タイミング(K、E3.E2.El、
L、F3゜F2. PI) 、及び各ポートに対応した
バンクセレクト制御信号(SELAO〜3.5ELBO
〜3)の生成動作、更にアドレスレジスタ(BO〜B7
) 42でのシフト動作等は変わることはないので省略
し、ここでは、マスクレジスタ(MR) 4に対する占
き込み、読み出し動作を中心にして説明する。
Even if the present invention is implemented, the mask register control unit (MRC)
Main timing at 41 (K, E3.E2.El,
L, F3°F2. PI), and bank select control signals (SELAO to 3.5ELBO) corresponding to each port.
~3) generation operation, and address register (BO~B7)
) The shift operation and the like at 42 will not be changed and will therefore be omitted, and the description will focus on the fortune-telling and readout operations for mask register (MR) 4 here.

本実施例においては、先ず、各ポート(SAO〜3)4
5a〜45dに対するマスクデータ(DAO〜3)は、
従来と同じようにして、1要素(エレメント)充容ポー
ト毎に、それぞれレジスタ(DIO〜3) 440〜4
43にセットされ、次のサイクルで書き込みバ・ソファ
レジスタ(DIO’ 〜DI3”) 440’〜443
′にセ・ントされると同時に、次要素のマスクデータが
レジスタ(D!0〜3) 440〜443にセントされ
る。
In this embodiment, first, each port (SAO~3) 4
The mask data (DAO-3) for 5a-45d is:
In the same manner as before, registers (DIO to 3) 440 to 4 are provided for each element filling port.
43, and write bus registers (DIO' to DI3'') 440' to 443 in the next cycle.
At the same time, the mask data of the next element is sent to registers (D!0-3) 440-443.

このセットタイミングに同期して、シフトレジスタを構
成しているアドレスレジスタ(BO〜B7)42にも、
各ポートに対応する書き込みアドレスが設定される。
In synchronization with this set timing, the address registers (BO to B7) 42 that constitute the shift register are also
A write address corresponding to each port is set.

そして、書き込みレジスタ(DIO〜3) 440〜4
43と、書き込みバッフルレジスタ(DIO’ 〜DI
3’) 440′〜443°の内容はバンクセレクト制
御信号(SHLAO〜3)によって、同時に付勢され、
バンク会き込みレジスタ(810〜3)に、2サイクル
毎にセットされた後、上記アドレスレジスタBl 42
の出力(ADR[lO)及びそのシフト出力(ADRB
I〜3)によって、当該マスクレジスタ(MR) 4の
各バンク(13ANKQ〜3)4a〜4dの当該アドレ
スに書き込まれる。
And write register (DIO~3) 440~4
43 and write baffle registers (DIO' to DI
3') The contents of 440' to 443° are simultaneously activated by the bank select control signal (SHLAO to 3),
After being set in the bank access registers (810 to 3) every two cycles, the address register Bl 42 is
output (ADR[lO) and its shift output (ADRB
I~3), the data is written to the corresponding address of each bank (13ANKQ~3) 4a~4d of the mask register (MR) 4.

上記の占き込み動作を特定のポート、例えば、ポート(
SAO) 45aに着目すると、DAOから入力される
マスクデータの最初の1エレメント(4ビツト)がレジ
スタ(DIO) 440にセットされ、次のサイクルに
バッファレジスタ(010′)440°に移されてバッ
ファリングされている時、次の1エレメントのマスクデ
ータ(4ビツト)が、レジスタ(DIO) 440に設
定される。
The above fortune-telling operation can be performed on a specific port, for example, port (
Focusing on SAO) 45a, the first element (4 bits) of the mask data input from DAO is set in the register (DIO) 440, and in the next cycle it is moved to the buffer register (010') 440° and stored in the buffer. When ringing, mask data (4 bits) for the next element is set in register (DIO) 440.

この時点(即ち、E3タイミング)においてバンクセレ
クト制御信号(SELAO)が付勢されることにより、
上記レジスタ(DIO) 440と、バッファレジスタ
(010’) 440°の内容が同時に読み出されて、
バンク0(BANKO) 4aに対する入力レジスタ(
BIO)にセットされ、アドレスレジスタB142に設
定されている書き込みアドレス(ADRBO)が指定す
る領域に、当該入力レジスタ(BIO)の内容(8ビツ
ト)が書き込まれる。
By activating the bank select control signal (SELAO) at this point (i.e., E3 timing),
The contents of the register (DIO) 440 and the buffer register (010') 440° are read out at the same time.
Bank 0 (BANKO) Input register for 4a (
The contents (8 bits) of the input register (BIO) are written into the area specified by the write address (ADRBO) set in the address register B142.

同じようにして、第3.第4のエレメントのマスクデー
タが、レジスタ440”、及び440に揃った時点で、
バンクセレクト制御信号(SELAO)が付勢されると
共に、ポート(SAO) 45aの出力はバンク1(B
ANKI) 4bと接続され、アドレスレジスタ(B3
)の出力であるアドレス(ADHBI)の指示によって
、バンクO([1ANKO) 4aと同じアドレスに書
き込まれる。
In the same way, the third. When the mask data of the fourth element is in the registers 440'' and 440,
When the bank select control signal (SELAO) is activated, the output of the port (SAO) 45a becomes bank 1 (B
ANKI) 4b and address register (B3
) is written to the same address as bank O ([1ANKO) 4a according to the instruction of address (ADHBI) which is the output of bank O ([1ANKO) 4a.

上記2サイクル毎の動作を繰り返すことにより、マスク
レジスタ(MR) 4の各バンク(BANK1〜3) 
4a〜4dに空き領域を作ることなく、従来と同じタイ
ミングの書き込み動作が、4バンクに対して行われる。
By repeating the above operation every two cycles, each bank of mask register (MR) 4 (BANK1 to BANK3)
Write operations are performed on the four banks at the same timing as in the past without creating free areas in 4a to 4d.

このような動作が各ポー) (SA1〜3) 45b〜
45dにおいても、それぞれ定められた書き込み開始タ
イミング(例えば、それぞれ、El、 F3. Fl)
で行われる。
This kind of movement is each port) (SA1~3) 45b~
45d as well, the write start timings are determined respectively (for example, El, F3. Fl, respectively).
It will be held in

読み出し動作についても、全く同じ動作手順で実行され
る。該読み出し動作を要約すると、バンク読み出しレジ
スタ(I100〜3)に読み出された各マスクデータは
、従来と同じようにして生成されたバンクセレクト制御
信号(SULBO〜3)によって、レジスタ(D00〜
3) 470〜473と、レジスタ(000’ 〜3’
) 470′〜473°に、2サイクル毎にセントされ
、ゲート信号(GO,G1)によって、上記レジスタ(
D00〜3) 470〜473と、レジスタ(D00′
〜3’) 470“〜473”の内容を毎サイクル交互
に出力するように制御される。
The read operation is also performed in exactly the same operating procedure. To summarize the read operation, each mask data read into the bank read registers (I100-3) is transferred to the registers (D00-3) by the bank select control signal (SULBO-3) generated in the same manner as before.
3) 470 to 473 and registers (000' to 3'
) 470' to 473° every two cycles, and the gate signal (GO, G1) causes the register (
D00-3) 470-473 and register (D00'
~3') The contents of 470 "~473" are output alternately every cycle.

このようにして、従来と同じ8スロツト制御による書き
込み、読み出しが行われる。
In this way, writing and reading are performed using the same 8-slot control as in the prior art.

このように、本発明は、例えば、Kビット幅のN個のバ
ンクで構成されているマスクレジスタ(hR)に対して
、各ポートからlビット幅で入力されるエレメントを、
mエレメント、即ち、It−mビット(但し、f−m≦
K)を1組として蓄積する入力バッファリング機構(4
40”〜)と、出カバソファリング機構(470’ 〜
)を設けると共に、上記アドレスをm−N段シフトする
ようにして、そのm段毎のN個のアドレスを抽出し、上
記Nバンクで構成されたマスクレジスタの各バンクに与
え、上記mエレメント単位で書き込み、読み出しの制御
を行うことにより、上記マスクレジスタ(MR)を見掛
は上m−Nバンク構成とした所に特徴がある。
In this way, the present invention allows elements input from each port with a width of l bits to a mask register (hR) composed of N banks of K bits wide, for example.
m elements, i.e. It-m bits (however, f-m≦
An input buffering mechanism (4
40”~) and the exit cover sofa ring mechanism (470’~
), and the address is shifted by m-N stages, and N addresses for each m stage are extracted and applied to each bank of the mask register composed of the N banks, and the address is shifted in units of m elements. The mask register (MR) is characterized in that it appears to have an upper mN bank configuration by controlling writing and reading with the MR.

尚、上記主タイミングは、8タイムスロツトに限定され
ないことは言う迄もないことである。
It goes without saying that the main timing mentioned above is not limited to eight time slots.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したように、本発明のマスクレジスタ
の制御方式は、例えば、8バンクで構成されるマスクレ
ジスタCMR)を、複数個のポートの特定のポートから
アクセスするのに、1周期を8個のサイクルに分割した
タイミング信号の特定のタイミングで書き込み、読み出
しのタイミングを規定し、その時与えられるアドレスを
上記8個のタイミング信号に同期して、例えば、8段シ
フトすることによって得られる8個のアドレスで上記8
バンクの各バンクの同じアドレスを順次アクセスすまマ
スクレジスタ(MR)アクセス方式において、上記ポー
トから入力されるマスクデータの各エレメントを、2エ
レメントを1 組として、2サイクル毎に凹き込み、及
び読み出す手段を設けることにより、上記8バンクのマ
スクレジスタ(MR)を、例えば、4バンク構成とした
ものであるので、マスクレジスタ(MR)を構成するL
SIメモリチ・ノブの数を減少させることができる効果
がある。
As described above in detail, the mask register control method of the present invention requires one period to access the mask register (CMR) consisting of 8 banks from a specific port of a plurality of ports, for example. The write and read timings are defined at specific timings of timing signals divided into eight cycles, and the address given at that time is synchronized with the eight timing signals and shifted by eight steps, for example. 8 addresses above
In the mask register (MR) access method, which sequentially accesses the same address in each bank, each element of the mask data input from the above port is written into and read out as a set of two elements every two cycles. By providing the means, the 8-bank mask register (MR) is configured into, for example, 4 banks, so that the L forming the mask register (MR)
This has the effect of reducing the number of SI memory knobs.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明のマスクレジスタ制御方式の原理ブロッ
ク図。 第2図は本発明の一実施例をブロック図で示した図。 第3図は一般のベクトル演算方式を模式的に示した図。 第4図はマスクレジスタ(MR)に対する制御方式の概
略を示した図。 第5図は従来のマスクレジスタ(MR)の構成例を示し
た図。 である。 図面において、 1はベクトルレジスタ(VR) 。 2a、2bは演算レジスタ。 3は演算バイブライン(ALU)。 4はマスクレジスタ(MR) 。 4a〜4hはバンク(BANKO〜?) 。 41はマスクレジスタ制御部(MRC) 。 41aは主タイミング発生器(MTG) 。 42はアドレスレジスタ(BO〜B7)。 440〜443はレジスタ(010−013)。 440’ 〜443’は(書き込み)バッファレジスタ
(DIo′〜013’)。 45a 〜45dば入力ポート(SAO〜3)。 46a 〜46dは出力ポート(SBO〜3)。 470〜473はレジスタ(DoO〜003) 。 470’ 〜473°ハレシスタ(000’ 〜003
’)。 DAO−DA3はマスクデータ。 5ELAO〜3.5ELBO〜3はバンクセレクト制御
信号。 八〇RBO〜7はアドレス。 をそれぞれ示す。 \−二、/′ 一般のべ2トル蜀i榔〕め諜ml涌ワ(−示し「二医〕
茅3 口
FIG. 1 is a principle block diagram of the mask register control method of the present invention. FIG. 2 is a block diagram showing an embodiment of the present invention. FIG. 3 is a diagram schematically showing a general vector calculation method. FIG. 4 is a diagram schematically showing a control method for the mask register (MR). FIG. 5 is a diagram showing an example of the configuration of a conventional mask register (MR). It is. In the drawing, 1 is a vector register (VR). 2a and 2b are operation registers. 3 is the arithmetic vibe line (ALU). 4 is a mask register (MR). 4a to 4h are banks (BANKO~?). 41 is a mask register control unit (MRC). 41a is a main timing generator (MTG). 42 is an address register (BO to B7). 440-443 are registers (010-013). 440' to 443' are (write) buffer registers (DIo' to 013'). 45a to 45d are input ports (SAO to 3). 46a to 46d are output ports (SBO to 3). 470 to 473 are registers (DoO to 003). 470' ~ 473° Hareshista (000' ~ 003
'). DAO-DA3 is mask data. 5ELAO~3.5ELBO~3 are bank select control signals. 80RBO~7 is the address. are shown respectively. \−2、/′General 2 doctor
3 mouths of grass

Claims (1)

【特許請求の範囲】 マスク演算機能を備えたベクトル計算機において、 上記マスク演算に使用されるマスクレジスタ(4)を、
Kビット幅のN個のバンク(4a〜)で構成し、複数個
のポート(45a〜45d)からアクセスするのに、1
周期をMサイクルに分割したタイミング信号の特定のタ
イミングで、特定のポート(45a〜)からの書き込み
、読み出しの開始時点を規定し、 その時に与えられるアクセスアドレスを、上記タイミン
グ信号に同期して順次シフトすることによって得られる
アドレス(42)を、上記N個のバンク(4a〜)に対
するアドレスとして与え、上記マスクレジスタ(4)の
各バンクをアクセスするマスクレジスタ(4)に対する
アクセス制御方式において、 上記ポート(45a〜)からlビット幅で順次入力され
るマスクデータエレメントを、mエレメント(但し、m
は2以上の整数で、l・m≦K)を1組として蓄積する
入力バッファリング機構(440’〜)と、出力バッフ
ァリング機構(470’〜)を設けると共に、 上記アドレスをm・N段シフトするようにし、そのm段
毎のN個のアドレスを抽出して、上記Nバンクで構成さ
れたマスクレジスタ(4)の各バンクに与え、上記mエ
レメント単位で書き込み、読み出しの制御を行うことに
より、上記マスクレジスタ(4)を見掛け上、m・Nバ
ンク構成としたことを特徴とするマスクレジスタの制御
方式。
[Claims] In a vector calculator equipped with a mask operation function, the mask register (4) used for the mask operation is
Consisting of N banks (4a~) with K bit width and accessed from multiple ports (45a~45d), 1
The start point of writing or reading from a specific port (45a~) is defined at a specific timing of a timing signal whose period is divided into M cycles, and the access address given at that time is sequentially synchronized with the above timing signal. In the access control method for the mask register (4) in which the address (42) obtained by shifting is given as the address for the N banks (4a~) and each bank of the mask register (4) is accessed, The mask data elements input sequentially from ports (45a~) with l bit width are divided into m elements (however, m
is an integer of 2 or more, and an input buffering mechanism (440'~) and an output buffering mechanism (470'~) are provided to store l・m≦K as one set, and the above address is stored in m・N stages. Shifting, extracting N addresses for each m stage and applying them to each bank of the mask register (4) composed of the N banks, and controlling writing and reading in units of the m elements. A control method for a mask register, characterized in that the mask register (4) has an apparently m/N bank configuration.
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