JPS62202277A - Numeric value deciding device - Google Patents

Numeric value deciding device

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JPS62202277A
JPS62202277A JP4395686A JP4395686A JPS62202277A JP S62202277 A JPS62202277 A JP S62202277A JP 4395686 A JP4395686 A JP 4395686A JP 4395686 A JP4395686 A JP 4395686A JP S62202277 A JPS62202277 A JP S62202277A
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JP
Japan
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numerical
numeric value
determination
value
output
Prior art date
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JP4395686A
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Japanese (ja)
Inventor
Kenjiro Mori
森 賢二郎
Yoshiyuki Nakayama
中山 良幸
Shinji Kimura
信二 木村
Tomoko Murai
村井 智子
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

PURPOSE:To set the covering relation of a numeric value area at a high speed by comparing a pair of the input numeric values, rearranging it in the sequence of size to output it and providing plural unit circuits to output a deciding signal whether or not rearrangement occurs. CONSTITUTION:When a unit circuit 1 inputs two numeric values DI1 and DI2 to be compared and a numeric value comparing aligning control signal CNT is supplied, the numeric values DI1 and DI2 are rearranged in the sequence of size, the smaller numeric value is outputted to DO1, the larger numeric value is outputted to DO2 and the code inverted by an inverter 15 is outputted as the deciding signal whether or not rearrangement occurs. A numeric value area covering relation deciding device 2 is constituted of assembling plural unit circuits 1, two numeric value areas to be compared are supplied to DI1-DI2 and DI3-DI4, the deciding result of the covered relation is obtained by the value of registers 43 and 44, the numeric value is outputted to DO1-DO4 in the sequence of small size and plural deciding signals are outputted. Thus, the covered relation of the numeric value scope can be set at a high speed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は数値判定装置に関し、更に詳しくは、例えば、
文書編集や画像レイアウト等の分野における矩形領域の
重なり判定の如く、数値範囲の被覆関係の判定に利用可
能な数値判定装置に関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a numerical determination device, and more specifically, for example,
The present invention relates to a numerical determination device that can be used to determine the covering relationship of numerical ranges, such as determining the overlap of rectangular areas in fields such as document editing and image layout.

〔従来の技術〕[Conventional technology]

2つの数値範囲の被覆(重なり)関係の判定は、例えば
、データ処理装置による文書編集や画面レイアラl〜に
おいて必須の技術である。また、この判定は、例えば数
値範囲を検索条件とする情報検索などの分野でも必要と
される。
Determining the covering (overlapping) relationship between two numerical ranges is an essential technique in, for example, document editing or screen layering by a data processing device. Further, this determination is also required in fields such as information retrieval using, for example, numerical ranges as search conditions.

従来、此種の数値範囲の判定を行う場合、2つの数値の
大小比較を行う比較装置に対して、判定対象となる数値
を順次に与え1個々の比較結果を記憶装置に逐一記憶し
、記憶内容から2つの数値、あるいは空間の被覆関係を
調べるようにしているが、この方式では処理速度に問題
があった。
Conventionally, when making this type of numerical range determination, numerical values to be determined are sequentially given to a comparison device that compares the magnitude of two numerical values.1 Individual comparison results are stored one by one in a storage device, and then stored. This method examines the covering relationship between two numerical values or spaces based on the content, but this method has a problem with processing speed.

尚、単に複数の数値を大きさ順に並べ換える処理を高速
に行うための装置としては1例えば、情報処理学会発行
の文献「情報処理JVo1..23.Nα8 (198
2年8月)の第742頁〜第747頁に記載された数値
の大小を比較する基本セルを組み合せたパイトニック・
ソータが知られている。
In addition, as a device for simply rearranging a plurality of numerical values in order of size at high speed, for example, there is one example of a device published by the Information Processing Society of Japan, “Information Processing JVo1..23.Nα8 (198
Pitonic is a combination of basic cells that compare the magnitude of numerical values described on pages 742 to 747 of August 2016).
Sorta is known.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

本発明は、1次元あるいは多次元の数値範囲を高速に比
較し、これらの数値範囲の被覆関係の判定結果を迅速に
得られるようにした数値判定装置を提供することを目的
とする。
SUMMARY OF THE INVENTION An object of the present invention is to provide a numerical determination device that can quickly compare one-dimensional or multidimensional numerical ranges and quickly obtain determination results of coverage relationships between these numerical ranges.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的を達成するために、本発明では、1対の入力数
値を比較して大きさ順(小〜大、あるいは大〜小)に並
べ換えて出方すると共に、並べ換えが生じたか否かを示
す判定信号を出方する単位回路を複数個組み合せる。そ
して、比較すべき数値範囲を示す2対の数値を入力し、
大きさ順に並べ換えると共に、各単位回路から並べ換え
が生じたか否かを示す判定信号を得、これらの判定信号
に基づいて、上記2対の入力数値が示す数値範囲の被覆
関係を表わす信号を発生させる。n次元の座標をもつ2
つの平面あるいは空間の被覆関係を判定する場合は、上
述した複数の単位回路からなる数値判定装置をn個組み
合せ、各数値判定装置をn次元の各座標軸に対応させる
In order to achieve the above object, the present invention compares a pair of input numerical values, rearranges them in order of magnitude (small to large, or large to small), and indicates whether or not the rearrangement has occurred. A plurality of unit circuits that output judgment signals are combined. Then enter two pairs of numbers indicating the range of numbers to be compared,
In addition to rearranging in order of size, a judgment signal is obtained from each unit circuit indicating whether or not rearrangement has occurred, and based on these judgment signals, a signal representing the covering relationship of the numerical range indicated by the above two pairs of input numerical values is generated. let 2 with n-dimensional coordinates
When determining the covering relationship of two planes or spaces, n numerical determination devices each made of the plurality of unit circuits described above are combined, and each numerical determination device is made to correspond to each n-dimensional coordinate axis.

〔作用〕[Effect]

本発明の数値判定装置によれば、各単位回路が入力数値
を大きさ順に並べ変して出方すると共に、並べ換えが生
じたか否かを示す判定信号を発生するため、数値範囲の
上限と下限を指定する2つの数値を対にして、比較すべ
き2つの数値範囲をそれぞれ別個の単位回路に与え、そ
の出方数値を互いに他方の単位回路の出力数値と比較す
るように更に他の単位回路に入力することにより、全て
の数値を大きさ順に並べ換えることができる。この過程
で、2つの数値範囲の上限と下限の大きさ関係が判定信
号に反映されるため、装置を構成する各単位回路の判定
信号の組み合せから、2つの数値範囲の被覆関係を判別
できる。また、n次元の各座標軸で上記の判定を行うこ
とにより、立体空間における重なり王台も容易に判定で
きる。
According to the numerical determination device of the present invention, each unit circuit rearranges input numerical values in order of magnitude and outputs them, and also generates a determination signal indicating whether rearrangement has occurred, so that the upper and lower limits of the numerical range are determined. Pair the two numerical values specifying , give the two numerical ranges to be compared to separate unit circuits, and then send the output values to other unit circuits so that they can be compared with the output numerical values of the other unit circuit. You can sort all numbers in order of magnitude by entering In this process, the size relationship between the upper and lower limits of the two numerical ranges is reflected in the determination signal, so the coverage relationship between the two numerical ranges can be determined from the combination of the determination signals of each unit circuit that constitutes the device. Furthermore, by performing the above determination on each n-dimensional coordinate axis, overlapping kings in the three-dimensional space can be easily determined.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の一実施例を図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第1図(a)、(b)はそれぞれ本発明による数値範囲
被覆関係判定装置を構成するための単位回路の入出力と
その相互関係を示す図である。第1図(a)の回路は、
数値比較整列制御信号CNTが与えられると、DII、
DI2より入力された2つの数値を比較し、DIIがD
I2以下の時、判定信号CHG = 1となる。そして
同図(b)に示すように、2つの入力数値のうち小さい
方の数値をDOI、大きい方の数値をDO2に出力する
FIGS. 1(a) and 1(b) are diagrams showing the inputs and outputs of unit circuits and their mutual relationships for configuring the numerical range coverage relationship determination device according to the present invention, respectively. The circuit in FIG. 1(a) is
When the numerical comparison alignment control signal CNT is given, DII,
Compare the two numbers input from DI2, and DII is D.
When it is less than I2, the judgment signal CHG becomes 1. Then, as shown in FIG. 4B, the smaller of the two input numerical values is output to DOI, and the larger one is output to DO2.

第2図は」1記単位回路の具体的な回路構成の1例を示
す。比較すべき2つの数値D I 1とDIpはそれぞ
れレジスタ101,102に入力される。
FIG. 2 shows an example of a specific circuit configuration of the unit circuit described in "1". The two numerical values D I 1 and DIp to be compared are input into registers 101 and 102, respectively.

数値比較整列制御信号CNTが与えられると、レジスタ
1.01にストアされた数値DIiが補数発生器103
に取り込まれ、補数発生器103は数値D I 1の2
の補数を算出してレジスタ104にセットする。制御信
号CNTは遅延ロジック106と107により順次に遅
延され、遅延ロジック106から出力される制御信号に
より加算器105が駆動される。この加算器105は、
レジスタ104とレジスタ102の値を加算し、加算結
果を改めてレジスタ104にセットする。レジスタ10
4の桁送り符号は、遅延ロジック107からの制御信号
でラッチ回路114に取り込まれ、これをインバータ1
15で反転した符号が端子−に出力される。108,1
09,110,11.1はそれぞれゲート回路であり、
反転符号CHG =Oの場合は、レジスタ101の値が
ゲート111−を介してレジスタ113に、レジスタ1
02の値がゲート110を介してレジスタ1.12の出
力さく6) れる。また、反転符号CHG=1の場合は、レジスタ1
01の値がゲート108を介してレジスタ112に、レ
ジスタ102の値がゲート109を介してレジスタ11
3にセットされる。
When the numerical comparison alignment control signal CNT is applied, the numerical value DIi stored in the register 1.01 is input to the complement generator 103.
, and the complement generator 103 inputs the value D I 1 of 2
The complement of is calculated and set in the register 104. The control signal CNT is sequentially delayed by delay logics 106 and 107, and the adder 105 is driven by the control signal output from the delay logic 106. This adder 105 is
The values of register 104 and register 102 are added, and the addition result is set in register 104 again. register 10
The shift code of 4 is taken into the latch circuit 114 by the control signal from the delay logic 107, and is sent to the inverter 1.
The sign inverted at 15 is output to the terminal -. 108,1
09, 110, and 11.1 are gate circuits, respectively.
When the inversion sign CHG = O, the value of register 101 is transferred to register 113 via gate 111-;
The value 02 is passed through gate 110 to the output of register 1.12. Also, if the inversion code CHG=1, register 1
The value of 01 is sent to the register 112 via the gate 108, and the value of the register 102 is sent to the register 11 via the gate 109.
Set to 3.

第3図は、第2図回路の動作順序を示すものであり、時
間10の間にレジスタ101や102に数値がセットさ
れる(ステップ121)。この後、時間t1の間にレジ
スタ101の値の補数が生成される(ステップ122)
。時間t2ではこれにレジスタ102の値が加算される
(ステップ123)。
FIG. 3 shows the operating order of the circuit of FIG. 2, in which numerical values are set in registers 101 and 102 during time 10 (step 121). After this, the complement of the value of register 101 is generated during time t1 (step 122).
. At time t2, the value of register 102 is added to this (step 123).

時間t3では、加算結果生じる桁送り信号が取り出され
る(ステップ124)。時間t4では、桁送り信号に基
づき出力用のゲートが選択されて開かれる(ステップ1
25)。
At time t3, the shift signal resulting from the addition is extracted (step 124). At time t4, the output gate is selected and opened based on the shift signal (step 1
25).

第4図は上述した単位回路を組み合わせて構成した数値
範囲被覆関係判定装置を示す。この図では、比較すべき
2つの数値範囲が、DII〜DI2とDI3〜DI4と
に与えられ、被覆関係の判定結果はレジスタ43および
レジスタ44の値により得られる。また、DII〜DI
4に入力された数値は、小さい順にDO1〜DO4出力
される。
FIG. 4 shows a numerical range coverage relationship determination device constructed by combining the above-mentioned unit circuits. In this figure, two numerical ranges to be compared are given to DII-DI2 and DI3-DI4, and the determination result of the covering relationship is obtained from the values of registers 43 and 44. Also, DII~DI
The numerical values input in 4 are outputted in DO1 to DO4 in descending order.

DII〜DI4の数値の大小判定は数値比較整列回路部
100により行われ、その具体的構成の1例を第5図に
示す。
The determination of the magnitude of the numerical values DII to DI4 is performed by the numerical comparison and alignment circuit section 100, and one example of its specific configuration is shown in FIG.

第5図において、11〜16はそれぞれ第2図で説明し
た単位回路であり、単位回路]−1と12は、数値範囲
DII〜DI2ならびにDI3〜DI4をそれぞれ小〜
大の順に揃える。また、単位回路15と16は、数値範
囲DII〜DI2とDI3〜DI4の間に共通部分が存
在するか否かを判定するためのものである。それぞれの
数値範囲の下限値が他方の数値範囲の上限値より小さい
ときは、共通部分が存在すると判断する。第5図の場合
、CHG5=O,CHG6=1となり、CHGO=1の
場合に共通部分の存在が検知されたことになる。単位回
路13と14は、共通部分が存在する場合に、どちらの
数値範囲が他の数値範囲を被覆しているか、また、被覆
関係は部分的か完全かを判定するためのものである。
In FIG. 5, 11 to 16 are the unit circuits explained in FIG.
Arrange them in order of size. Further, the unit circuits 15 and 16 are for determining whether a common portion exists between the numerical ranges DII to DI2 and DI3 to DI4. When the lower limit of each numerical range is smaller than the upper limit of the other numerical range, it is determined that a common portion exists. In the case of FIG. 5, CHG5=O and CHG6=1, and when CHGO=1, the existence of a common portion is detected. The unit circuits 13 and 14 are for determining which numerical range covers the other numerical range when a common part exists, and whether the covering relationship is partial or complete.

第4図のシーケンサ3は、第5図で示した複数個の単位
回路11〜16を駆動するための制御信号CNT 1−
〜CNT6を発生するものであり、外部から与える制御
信号CNTXに基づき第6図で示すタイミングでCNT
1〜CNT6を出力する。
The sequencer 3 in FIG. 4 outputs a control signal CNT1- for driving the plurality of unit circuits 11 to 16 shown in FIG.
~CNT6, and generates CNT at the timing shown in Fig. 6 based on the control signal CNTX given from the outside.
1 to CNT6 are output.

また、第4図の組み合わせ回路41は、例えば第7図の
回路構成からなり、数値比較整列回路部100により判
定した数値範囲の被覆関係に基づいてその分類を行い、
分類結果を出力ゲート42を経由して、レジスタ44に
設定する。なお、数値範囲に共通部分が存在する場合、
レジスタ43の最下位ビットに1がセットされる。
The combinational circuit 41 shown in FIG. 4 has, for example, the circuit configuration shown in FIG.
The classification result is set in the register 44 via the output gate 42. In addition, if there is a common part in the numerical range,
The least significant bit of register 43 is set to 1.

第8図は、DII〜DI2とDI3〜DI4にそれぞれ
小さい順に数値が与えられ、2つの数値範囲に共通部分
が存在する場合、すなわちCHGO=1となった場合の
レジスタ44の値と、単位回路13および14の比較結
果CHG3およびCHG4.ならびに出力DOI〜00
4の大小関係図を示したものである。
FIG. 8 shows the value of the register 44 and the unit circuit when values are given to DII to DI2 and DI3 to DI4 in descending order, and there is a common part in the two numerical ranges, that is, when CHGO=1. Comparison results of 13 and 14 CHG3 and CHG4. and output DOI~00
This figure shows the size relationship diagram of 4.

第9図は、第4図で示した数値範囲被覆関係判窓装置を
2個(20および21)組み合わせて、2次元率面の被
覆関係を判定するようにした装置の1例を示す。第9図
において、レジスタ53には、2つの平面に共通部分が
存在する時、すなわち2つの次元の各々について数値範
囲の共通部分が存在する時、最下位ビットに1がセット
される。
FIG. 9 shows an example of an apparatus in which two numerical range covering relationship determination window devices (20 and 21) shown in FIG. 4 are combined to determine the covering relationship of a two-dimensional ratio surface. In FIG. 9, the least significant bit of the register 53 is set to 1 when there is a common part between the two planes, that is, when there is a common part of the numerical ranges for each of the two dimensions.

レジスタ441−と442には、第4図のレジスタ44
と同様、各次元毎の被覆関係判定結果が得られる。第9
図の組み合わせ回路51は、例えば第10図に示す構成
となっており、各次元毎の分類結果、から、多次元の組
み合わせを求め、レジスタ4の各ビットをセットする。
Registers 441- and 442 include register 44 in FIG.
Similarly, the covering relationship determination results for each dimension can be obtained. 9th
The combination circuit 51 shown in the figure has the configuration shown in FIG. 10, for example, and calculates a multidimensional combination from the classification results for each dimension and sets each bit of the register 4.

レジスター4の各ビットA−Pのセットに対応して、第
11図のA−Pに示す如く、2つの平面の被覆関係が判
定される。
Corresponding to each set of bits A to P of register 4, the covering relationship between two planes is determined as shown by A to P in FIG.

以上、2次元までの数値判定装置を例示したが、第4図
の装置を組み合せることにより、n次元の数値判定が可
能なこと明らかである。また、第5図の数値比較整列回
路では、DIIとDI2゜DI3とDI4をそれぞれ単
位回路11と12で大きさ判定しているが、DIIとD
I2.DI3とDI4の関係が既知の場合は、単位回路
11と12を省略し、これらの入力数値を直接、単位回
路13〜]5に入力してもよい。単位回路11と12は
数値の入力順序を自由にする点で利点がある。
Although numerical determination devices up to two dimensions have been illustrated above, it is clear that n-dimensional numerical determination is possible by combining the devices shown in FIG. In addition, in the numerical comparison and alignment circuit shown in FIG.
I2. If the relationship between DI3 and DI4 is known, unit circuits 11 and 12 may be omitted and these input numerical values may be directly input into unit circuits 13 to 5. The unit circuits 11 and 12 have an advantage in that the input order of numerical values can be freely entered.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかな如く、本発明によれば、比較判
定信号を利用して、数値の大小判定に基づく数値範囲の
被覆判定、被遷態様の分類処理を極めて高速化できる。
As is clear from the above description, according to the present invention, by using the comparison determination signal, it is possible to extremely speed up the coverage determination of a numerical range based on the magnitude determination of numerical values and the classification processing of transition modes.

【図面の簡単な説明】[Brief explanation of drawings]

第1図(a)、(b)は、本発明による数値判定装置を
構成するための基本回路の入出力関係を説明するための
図、第2図は、上記単位回路の具体的な回路構成の例を
示す図、第3図は、上記単位回路の動作順序を示すフロ
ーチャート、第4図は、本発明による数値判定装置の1
実施例を示すブロック図、第5図は上記数値判定装置に
おいて、数値範囲の整列、共通部分の有無チェック、被
覆状況の詳細判定を行う数値比較整列回路部100の詳
細を示すブロック図、第6図は上記第4図装置における
シーケンサ3の出力信号タイムチャート、第7図は上記
第4図装置における組み合せ回路41の詳細を示す回路
図、第8図は第4図装置における被覆関係判定結果の1
例を示す図、第9図は、数値判定装置の他の実施例であ
る平面の被覆関係を判定するための装置構成を示すブロ
ック図、第10図は第9図装置における回路51の詳細
図、第]−1図は第10図装置の判定結果を説明するた
めの図である。 1.11〜16・・・単位回路、2,20.21・・・
数値範囲被覆関係判定装置、41,41.1,412゜
51、・・・組み合せ回路、43.44.、441.4
42゜53.54・・・レジスタ。
FIGS. 1(a) and (b) are diagrams for explaining the input/output relationship of the basic circuit for configuring the numerical determination device according to the present invention, and FIG. 2 is a specific circuit configuration of the above unit circuit. FIG. 3 is a flowchart showing the operation order of the unit circuit, and FIG. 4 is a diagram showing an example of the numerical determination device according to the present invention.
FIG. 5 is a block diagram showing an embodiment, and FIG. 5 is a block diagram showing details of the numerical comparison and alignment circuit unit 100 for aligning numerical ranges, checking the presence or absence of common parts, and determining the detailed covering status in the numerical determination device. The figure shows an output signal time chart of the sequencer 3 in the apparatus shown in FIG. 4, FIG. 7 is a circuit diagram showing details of the combinational circuit 41 in the apparatus shown in FIG. 1
9 is a block diagram showing the configuration of a device for determining the covering relationship of a plane, which is another embodiment of the numerical determination device, and FIG. 10 is a detailed diagram of the circuit 51 in the device shown in FIG. 9. , No.]-1 is a diagram for explaining the determination result of the apparatus shown in FIG. 10. 1.11-16...unit circuit, 2,20.21...
Numerical range coverage relationship determination device, 41, 41.1, 412° 51, ... combinational circuit, 43.44. ,441.4
42°53.54...Register.

Claims (1)

【特許請求の範囲】 1、1対の入力数値を比較して大きさ順に並べ換えて出
力すると共に、並べ換えが生じたか否かの判定信号を出
力する単位回路を複数個有し、2対の入力数値を大きさ
順に並べ換えると共に、複数の判定信号を発生するよう
にした数値比較整列手段と、上記複数の判定信号に基づ
いて、上記2対の入力数値が示す2つの数値範囲の被覆
関係を表わす信号を発生する手段とを備えたことを特徴
とする数値判定装置。 2、第1項記載の数値判定装置をn個(n>2)有し、
各数値判定装置をn次元座標空間の各軸に対応させて2
つの空間の対をなす軸の数値範囲を与え、前記被覆関係
を表わす信号に基づいて2つのn次元座標空間の関係を
判定するようにしたことを特徴とする数値判定装置。 3、前記数値比較整列手段が、一方の数値範囲の上限値
と他方の数値範囲の下限値を比較する第1の単位回路と
、上記第1の単位回路の出力数値のうちの小さい方の値
と上記一方の数値範囲の下限値とを比較して並べ換える
第2の単位回路と、上記第1の単位回路の他方の出力数
値と上記他方の数値範囲の上限値を比較して並べ換える
第3の単位回路とを有することを特徴とする第1項また
は第2項記載の数値判定装置。
[Scope of Claims] 1. Compares one pair of input numerical values, rearranges them in order of magnitude, and outputs the same, and has a plurality of unit circuits that output a determination signal indicating whether or not rearrangement has occurred; A numerical comparing and arranging means for rearranging the numerical values in order of magnitude and generating a plurality of determination signals, and a covering relationship between two numerical ranges indicated by the two pairs of input numerical values based on the plurality of determination signals. and means for generating a signal representing the numerical value. 2. It has n number (n>2) of numerical determination devices as described in item 1,
Each numerical determination device is made to correspond to each axis of the n-dimensional coordinate space.
1. A numerical determination device characterized in that a numerical range of axes forming a pair of two spaces is given, and a relationship between two n-dimensional coordinate spaces is determined based on a signal representing the covering relationship. 3. A first unit circuit in which the numerical comparison and alignment means compares the upper limit value of one numerical range and the lower limit value of the other numerical range, and the smaller value of the output numerical values of the first unit circuit. a second unit circuit that compares and rearranges the output value of the first unit circuit with the lower limit value of the other numerical range; 3. The numerical determination device according to claim 1 or 2, characterized in that it has three unit circuits.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05246547A (en) * 1992-03-04 1993-09-24 Mitsubishi Electric Corp Automatic loading device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05246547A (en) * 1992-03-04 1993-09-24 Mitsubishi Electric Corp Automatic loading device

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