JPS62198225A - Digital-analog converter - Google Patents
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- JPS62198225A JPS62198225A JP4100286A JP4100286A JPS62198225A JP S62198225 A JPS62198225 A JP S62198225A JP 4100286 A JP4100286 A JP 4100286A JP 4100286 A JP4100286 A JP 4100286A JP S62198225 A JPS62198225 A JP S62198225A
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Abstract
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明はディジタルデータをパルス幅変調するＤＡコン
バータの改良に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to an improvement in a DA converter that pulse width modulates digital data.
（ロ）従来の技術
ＤＡ変換回路には、パルス幅変調方式と抵抗ラダ一方式
とがあるが、ＩＣ等の集積回路内ではパルス幅変調方式
の方が構成が簡単であり、而も高い精度が期待出来ると
云う利点もある。(b) Conventional technology There are two types of DA conversion circuits: a pulse width modulation method and a resistor ladder type, but the pulse width modulation method is easier to configure in integrated circuits such as ICs, and has higher accuracy. There is also the advantage that it can be expected.
このパルス幅変調方式のＤＡ変換方式に付いては例えば
特公昭５ｇ−２７００９号公報や昭和６０年８１１１日
付で三洋電機株式会社より発行きれた“三洋電機技報゛
′第１７巻第２号の第４５〜５０頁にも開示されている
周知技術である。Regarding the DA conversion method of this pulse width modulation method, for example, Japanese Patent Publication No. 5G-27009 and "Sanyo Electric Technical Report" Vol. 17 No. 2 published by Sanyo Electric Co., Ltd. dated 8111/1985. This is a well-known technique that is also disclosed on pages 45-50.
これらのパルス幅変調方式は、所定ビット数のディジタ
ルデータをラッチして対応するパルス幅変調波を形成し
ている。These pulse width modulation systems latch a predetermined number of bits of digital data to form a corresponding pulse width modulated wave.
（ハ〉 発明が解決しようとする問題点しかし、上述す
るＤＡ変換回路では、所定ビット数以上のディジタルデ
ータを入力しようとする場合、２組のＤＡ変換回路出力
をＩＣ外部に於て所定の抵抗比で加算しなければならず
構成が複雑になった。(C) Problems to be Solved by the Invention However, in the above-mentioned DA converter circuit, when attempting to input digital data with a predetermined number of bits or more, two sets of DA converter circuit outputs are connected to a predetermined resistor outside the IC. The configuration became complicated because it had to be added in ratios.
そこで、予め予想きれる最大ビット数のＡＤ変換回路を
用いてビット数の興なるディジタルデータをＤＡ変換す
ることも考えられるが、本来のパルス周期に比しパルス
周期が長くなり、ＩＣ外部に形１ｆｆｌするローパスフ
ィルタの時定数を変更しなければならない、しかし、モ
ータ等のサーボ回路に於て、時定数を変更するとサーボ
回路の動作が不安定になる。Therefore, it is possible to DA convert digital data with a large number of bits using an AD conversion circuit with the maximum number of bits that can be predicted in advance, but the pulse period will be longer than the original pulse period, and the However, in servo circuits such as motors, changing the time constant will make the operation of the servo circuit unstable.
例えば、３６０Ｈｚ周期でサンプリングされる８ｂｉｔ
の速度制御データに基づいて速度制御を為す場合、カラ
ーサブキャリア周期のクロックを用いて１０ｂｉｔのＤ
Ａ変換回路を駆動するとそのパルスｍ ｉ ｉ 出力（
７） ｍ 期ｔｔ、３．５８Ｘ １０６／ ２ ”’−
３，５０８１０’Ｈｚとなる。一般に、パルス幅変調出
力を平滑スルローパスフィルタのカットオフ周波数は、
パルス周期の１／２０１ｉ！度に設定する必要があり、
３．５ＫＨｚの２０分の１は１７５Ｈ２となる。サーボ
回路に於て安定な制御特性を確保ｒるためには、カット
オフ周波数をサンプリング周波数（３５０Ｈ２）以上に
設定しなければならず、カットオフ周波数が１７５Ｈｚ
に設定されるとサーボ系は不安定になる。上述する不都
合を解消するためには、クロγり周波数をカラーサブキ
ャリアの４．ａ倍とすれば良いことになるが、ＤＡ変換
回路は１４ＭＨｚを越すクロックに追従出来ない。For example, 8 bits sampled at a frequency of 360 Hz
When performing speed control based on the speed control data of
When the A conversion circuit is driven, its pulse m i i output (
7) m period tt, 3.58X 106/2 ”'-
The frequency is 3,50810'Hz. In general, the cutoff frequency of a through low-pass filter that smoothes the pulse width modulation output is
1/201i of the pulse period! need to be set at the same time,
One-twentieth of 3.5KHz is 175H2. In order to ensure stable control characteristics in the servo circuit, the cutoff frequency must be set higher than the sampling frequency (350H2), and the cutoff frequency is 175Hz.
If set to , the servo system will become unstable. In order to eliminate the above-mentioned disadvantages, it is necessary to change the black γ frequency to 4.4 of the color subcarrier. It would be fine if the frequency was multiplied by a, but the DA conversion circuit cannot follow a clock exceeding 14 MHz.
（ニ）問題点を解決するための手段
そこで、本発明は、ｎ ｂｉｔのＤＡ変換回路をｍ（＜
ｎ）ｂｉｔのＤＡ変換回路としても機能し得る様に、
ディジタルデータを２ツチするｎ ｂｉｔのラッチ回路
と、ラッチ出力をプリセットパルスによりプリセットし
クロックを計数するｎ ｂｉｔのｔ４１カウンタと、前
記クロックをカウントアツプするｎｂｉｔの第２カウン
タと、前記第１カウンタの１１ ｂｉｔカウントアツプ
出力とｍｂｉｔカウントアツプ出力を選択入力としてセ
ットパルスを導出する第１Ｒ択回路と、前記第２カウン
タのｎ ｂａｔカウントアツプ出力とｍｂｉｔカウント
アツプ出力とを選択入力とし前記第１選択回路に連動し
てブリセントパルスを導出する第２選択回路と、前記セ
ット・パルスと前記プリセットパルスとをヒツト端子と
リセット端子に入力するフリップフロップとを設けるこ
とを特徴とする。(d) Means for solving the problem Therefore, the present invention provides an n-bit DA conversion circuit with m(<
n) so that it can also function as a bit DA conversion circuit.
an n-bit latch circuit that doubles digital data; an n-bit t41 counter that presets the latch output with a preset pulse and counts a clock; a second n-bit counter that counts up the clock; 11 A first R selection circuit that uses the bit count-up output and the mbit count-up output as selection inputs to derive a set pulse; and the first selection circuit that uses the n-bat count-up output and the mbit count-up output of the second counter as selection inputs. The present invention is characterized in that it includes a second selection circuit that derives a recent pulse in conjunction with the current pulse, and a flip-flop that inputs the set pulse and the preset pulse to a hit terminal and a reset terminal.
（ホ）作用
よって、本発明によれば再選択回路がｍ ｂ ｉ を側
を選択すると、フリッププロップはｍｂｉｔオーバフロ
ー出力に同期して作動し、ｎ ｂｉｔ側を選択するとｎ
ｂｉｔオーバフロー出力に同期して作動することにな
り、データのｂｉｔ数に合わせて正確で而も可能な限り
周期の短いパルス幅変調出力が形成されることになる。(e) According to the present invention, when the reselection circuit selects the m b i side, the flip-flop operates in synchronization with the mbit overflow output, and when the n bit side is selected, the n
It operates in synchronization with the bit overflow output, and a pulse width modulation output that is accurate according to the number of data bits and has a cycle as short as possible is formed.
くべ） 実施例
以下、本発明を図示せる一実施例に従い説明する。第１
図は、１０ｂｉｔと８ ｂｉｔに切換可能にしたＤＡ変
換回路を示している。本実施例のＤＡ変換回路は、選択
制御出力がローレベルのとき１０ｂｉｔＤＡ変換回路と
して機能し、ハイＬ・ベルのとき８ｂｉｔＤＡ変換回路
として機能することを特徴とする。まずＬＯｂｉｔのデ
ィジタルデータが３０Ｈｚ相当の周期で入力されると、
データラッチ回路（１）は入力される１０ｂｉｔのデー
タを高い周波数のラッチパルスによってラッチする。ラ
ッチデータは、３．５Ｋ Ｈｚ（＝ ｆ’ ｓｃ／ １
０２４）のプリセットパル、ｙ、（ＰＰ）によってラッ
チする。プリセットカウンタ（２）にプリセットされる
。プリセット後、前記プリセットカウンタ（２）は、セ
ットパルス（ＳＰ）を導出すべく色副搬送波相当周波数
ｆｓｃ（中３．５８ＭＨｚ）のクロックを計数する。一
方、 １０ｂｉｔのフリーランカウンタ（第２カウンタ
）（３）はプリセットパルス（ＰＰ）を導出すべくクロ
ックを形成する。ブリセラ！・カウンタ（２）の第８ｂ
ｉｔＦＪと第１０ｂｉｔ目のカウントアツプ出力は第１
選択回ｍ（５）に入力される。また、フリーランカウン
タ（３）の８ｂｉｔ目と１０ｂｉｔ目のカウントアツプ
出力は第２選択回路（６）に入力きれる。再選択回路（
１５）（６）はローレベルの選択制御出力を受けて１０
ｂｉｔ目のカウントアツプ出力をそれぞれセットパルス
（ＳＰ）とプリセットパルス（Ｆ’Ｆ’）として入力し
ている。フワッブフロップ（４）は、セットパルス（Ｓ
Ｐ）によってセットされ、固定周期のプリセットパルス
（ＰＰ）によってリセットされる。従ってフリップフロ
ップ出力は、プリセット値が２１０（−１０２４）にカ
ウントアツプされる迄の期間ローレベルを保持すること
になり、逆にプリセット値に相当する期間ハイレベルと
なる。このフリップフロップ出力が、３．４８ＫＨｚの
パルス幅変調出力として導出される。尚、このパルス幅
変調出力はプリセット周波数の１７２０の周波数（”、
１７５Ｈｚ＞をカットオ）周波数とするローパスフィ
ルタの図示省略に入力され、平滑されアナログ出力に変
換される。Example) The present invention will be described below with reference to an illustrative example. 1st
The figure shows a DA conversion circuit that can be switched between 10 bit and 8 bit. The DA conversion circuit of this embodiment is characterized in that it functions as a 10-bit DA conversion circuit when the selection control output is at a low level, and functions as an 8-bit DA conversion circuit when the selection control output is at a high L level. First, when LObit digital data is input at a frequency equivalent to 30Hz,
The data latch circuit (1) latches input 10-bit data using a high frequency latch pulse. The latch data is 3.5K Hz (= f' sc/1
024) is latched by the preset pulse, y, (PP). It is preset in the preset counter (2). After presetting, the preset counter (2) counts the clock of the color subcarrier equivalent frequency fsc (medium 3.58 MHz) in order to derive the set pulse (SP). On the other hand, a 10-bit free run counter (second counter) (3) forms a clock to derive a preset pulse (PP). Brisella! - 8th b of counter (2)
itFJ and the 10th bit count up output are the 1st
It is input at selection time m(5). Further, the count-up outputs of the 8th bit and 10th bit of the free run counter (3) can be input to the second selection circuit (6). Re-selection circuit (
15) (6) receives the low level selection control output and outputs 10
The bit-th count-up output is input as a set pulse (SP) and a preset pulse (F'F'), respectively. The fluff flop (4) is a set pulse (S
P) and reset by a fixed period preset pulse (PP). Therefore, the flip-flop output remains at a low level until the preset value is counted up to 210 (-1024), and conversely remains at a high level for a period corresponding to the preset value. This flip-flop output is derived as a 3.48 KHz pulse width modulated output. Note that this pulse width modulation output has a preset frequency of 1720 (",
The signal is input to a low-pass filter (not shown) with a cutoff frequency of 175 Hz>, and is smoothed and converted into an analog output.
一方、３６０Ｈｚで変化する８ ｂｉｔのディジタルデ
ータが前記データラッチ回路（１）に入力きれると、高
い周波数のデータがラッチパルスによって下位８ ｂｉ
ｔ分のディジタルデータがラッチきれる。このラップデ
ータは、Ｌ３．９８Ｋ Ｈｚ（−ｆ’ ｓｃ／２５６）
周期のプリセットパルスにより前記プリセットカウンタ
（２）にプリセットされる。プリセット後、前記プリセ
ットカウンタ（２）はクロックを計数し８ ｂｉｔ目の
カウントアツプ出力が発せられる。ハイレベルの選択制
御出力を入力する前記第１選択回路（５）は、この８
ｂｉｔ目のカウントアツプ出力をセットパルスとして前
記フリップフロップ（４）のセット入力としている。ま
た、前記＠２選択回路（６）もハイレベルの選択制御出
力を入力して前記フリーランカウンタ（３）の８ ｂｉ
ｔ目のカウントアツプ出力をプリセットパルス（ＰＰ）
として選択しており、前記フリップフロップ（４）はこ
のプリセットパルス（ＰＰ）をリセット入力としている
。従ってフリップフロップ出力は１３．９８ＫＨｚのパ
ルス幅変調出力として導出される。On the other hand, when 8 bits of digital data that changes at 360Hz is input to the data latch circuit (1), the high frequency data is transferred to the lower 8 bits by the latch pulse.
Digital data for t can be latched. This lap data is L3.98K Hz (-f' sc/256)
The preset counter (2) is preset by a periodic preset pulse. After presetting, the preset counter (2) counts clocks and outputs an 8th bit count-up output. The first selection circuit (5) which inputs the high level selection control output is
The bit-th count-up output is used as a set pulse and is used as the set input of the flip-flop (4). In addition, the @2 selection circuit (6) also inputs a high-level selection control output to input the 8 bi of the free run counter (3).
Preset pulse (PP) for t-th count up output
The flip-flop (4) uses this preset pulse (PP) as a reset input. Therefore, the flip-flop output is derived as a 13.98 KHz pulse width modulated output.
上述する本実施例のＤＡ変換回路は１、同−ＩＣ内に４
個形成されてビデオテープレコーダのへラドサーボ回路
とキャプスタンサーボ回路の一部を構成している。第２
図は、このサーボ回路の記録モードに於ける回路ブロッ
ク図を示す、このサーボ回路は、ヘッドの回転位相を制
御するためへラドモータより得られる約３６０ Ｈｚの
ヘッドＦＧ信号をヘッド速度制御回路（７）に入力して
８ ｂｉｔの速度制御データを形成しヘッドモータより
得られる３０ＨｚのヘッドＰＧ信号と垂直同期信号のに
分間出力をキャプスタン位相制御回路〈１０）に入力し
て１０ｂｉｔの位相制御データを形成している。更に、
ナーボ回路は回転位相を制御するためキャプスタンモー
タより得られる３６０ Ｈｚのキ〜ブスタンＦＧ信号を
キャプスタン速度制御回路（９）に入力して８ ｂｉｔ
の速度制御データを形成し、３０ＨｚのキャブスクンＰ
Ｇ信号と垂直同期１ｇ号のに分間出力をキャプスタン位
相制御回路（１０〉に入力して１０ｂｉｔの位相制御デ
ータを形成している。The DA conversion circuit of this embodiment described above is 1, and 4 in the same IC.
It is formed individually and forms part of the helad servo circuit and capstan servo circuit of a video tape recorder. Second
The figure shows a circuit block diagram of this servo circuit in recording mode. This servo circuit uses a head FG signal of about 360 Hz obtained from a Herad motor to control the rotational phase of the head to a head speed control circuit (7 ) to form 8-bit speed control data, and input the minute output of the 30Hz head PG signal and vertical synchronization signal obtained from the head motor to the capstan phase control circuit (10) to form 10-bit phase control data. is formed. Furthermore,
The Nervo circuit inputs the 360 Hz key bustan FG signal obtained from the capstan motor to the capstan speed control circuit (9) in order to control the rotational phase.
30Hz cab scan P
The minute output of the G signal and vertical synchronization signal 1g is input to the capstan phase control circuit (10) to form 10-bit phase control data.
これらの各データは、データ選択回路（１１〉に入力さ
れる。このデータ選択回路（１１）は、２ ｂｉｔの選
択出力に従って４種類のデータを循環的に選択する０選
択データは共通のデータ線路を介して前述する４個のＤ
Ａ変換回路（１２）（１３）（１４）（１５）に入力さ
れる。カラーサブキャリアを人力する切換信号発生回路
（１６〉は、前述する２ ｂｉｔの選択出力に対応する
データラッチパルスをそれぞれのり、６ｆ換回路（１２
）（１３）（１４）（１５）に入力して、それぞれのデ
ータをラッチせしめている。従って第１ＤＡ変換回路（
１２）と第３ＤＡ変換回路（１４）には、８ ｂｉｔの
ディジタルデータがラッテされ、第２ＤＡ変換回路（１
３）と第４０ＡＲ換回路（１５）には１０ｂｉｔのディ
ジタルデータがラッチされることになる。そこで、第１
・第３０Ａ変換回路（１２）＜１４）には、ハイレベル
の選択制御出力が、また第２・＠４ ＤＡ変換回路＜１
３バ１５）にはローレベルの選択制御出力が入力される
。その結果第１・第３ＤＡ変換回路（１２）＜１４＞か
らは１３．９８ＫＨｚのパルス幅変調出力が導出され、
７００ Ｈｚのカットオフ周波数を有する第１・第３０
−バスフイルタ（１７）（１９）に入力される。また、
第２・第４ＤＡ変換回路（１３）（Ｉｓ）からは、３．
４８ＫＩ（Ｚのパルス幅変調出力が導出され、カットオ
）周波数を１７４ Ｈｚとする第２・第４０−パスフイ
ルタ（１８）（２０）に人力される。第１０−バス出力
と第２０−パス出力は第１加算回路（２１）に入力され
てへンドモータドライブ回路の制御入力ときれる。また
、第３０−パス出力と第４０−バス出力は第２加算回路
（２２）に入力されてキャブスタンモータドライブ回路
の制御入力とされる。尚前述する切換信号発生回路（１
６〉と４個のＤＡ変換回路（１２）（１３）（１４）（
１５）は同−ＩＣ内に形成されている。Each of these data is input to a data selection circuit (11).This data selection circuit (11) cyclically selects four types of data according to a 2-bit selection output.0 selection data is connected to a common data line. The four Ds mentioned above through
It is input to the A conversion circuits (12), (13), (14), and (15). The switching signal generation circuit (16) for manually controlling the color subcarriers is connected to a data latch pulse corresponding to the aforementioned 2-bit selection output, and the 6f switching circuit (12)
) (13), (14), and (15), and the respective data are latched. Therefore, the first DA conversion circuit (
12) and the third DA conversion circuit (14), 8-bit digital data is latched to the second DA conversion circuit (14).
3) and the 40th AR conversion circuit (15) will latch 10 bits of digital data. Therefore, the first
・The 30th A conversion circuit (12) < 14) has a high level selection control output, and the 2nd @4 DA conversion circuit < 1
A low level selection control output is input to the third bar 15). As a result, a pulse width modulation output of 13.98 KHz is derived from the first and third DA conversion circuits (12) <14>,
1st and 30th with a cutoff frequency of 700 Hz
- Input to bus filters (17) (19). Also,
From the second and fourth DA conversion circuits (13) (Is), 3.
A 48 KI (Z pulse width modulated output) is derived and input to a second and 40th-pass filter (18) (20) with a cut-off frequency of 174 Hz. The 10th bus output and the 20th pass output are input to the first adder circuit (21) and used as control inputs of the hend motor drive circuit. Further, the 30th-pass output and the 40th-bus output are input to the second adder circuit (22) and are used as control inputs of the cab stan motor drive circuit. It should be noted that the switching signal generation circuit (1
6> and four DA conversion circuits (12) (13) (14) (
15) is formed within the same IC.
（ト） 発明の効果
よって、本発明によれば、各ＤＡ変換回路を必要に応し
てビット切換することが出来ＩＣ回路に汎用性を持たせ
ることが出来その効果は大である。(g) According to the present invention, the bits of each DA conversion circuit can be switched as required, and the IC circuit can be provided with versatility, which has a great effect.
第１図は本発明の一実施例を示すＤＡ変換回路の回路図
、第２図は本実施例のＤＡ変換回路をビデオテープレコ
ーダのサーボ回路に採用した回路ブロック図を、それぞ
れ示す。
（２）・・・プリセットカウンタ（第１カウンク）、（
３）・・・フリーランカウンタ（第２カウンタ）、（５
）（６）・・・第１、第２選択回路、（４）・・フリッ
プフロップ、（１）・・・ラッチ回路。FIG. 1 is a circuit diagram of a DA conversion circuit showing one embodiment of the present invention, and FIG. 2 is a circuit block diagram in which the DA conversion circuit of this embodiment is adopted as a servo circuit of a video tape recorder. (2)...Preset counter (first count), (
3)...Free run counter (second counter), (5
)(6)...first and second selection circuits, (4)...flip-flops, (1)...latch circuits.
Claims (1)
チするラッチ回路と、 ラッチデータをプリセットパルスによりプリセットし、
クロックを計数するｎｂｉｔの第１カウンタと、 前記クロックをカウントアップするｎｂｉｔの第２カウ
ンタと、 前記第１カウンタのｎｂｉｔカウントアップ出力とｍｂ
ｉｔカウントアップ出力を選択入力としてセットパルス
を導出する第１選択回路と、 前記第２カウンタのｎｂｉｔカウントアップ出力とｍｂ
ｉｔカウントアップ出力を選択入力として前記第１選択
回路に連動して前記プリセットパルスを導出する第２選
択回路と、 前記セットパルスと前記プリセットパルスとをセット端
子とリセット端子に入力するフリップフロップとを、そ
れぞれ配して成るＤＡコンバータ(1) A latch circuit that latches nbit or mbit digital data, and a latch circuit that presets the latch data with a preset pulse,
a first nbit counter that counts clocks; a second nbit counter that counts up the clock; and an nbit count-up output of the first counter and mb.
a first selection circuit that derives a set pulse by using the it count-up output as a selection input; and the n-bit count-up output of the second counter and mb.
a second selection circuit that uses the it count up output as a selection input to derive the preset pulse in conjunction with the first selection circuit; and a flip-flop that inputs the set pulse and the preset pulse to a set terminal and a reset terminal. , a DA converter arranged respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041002A JP2692791B2 (en) | 1986-02-26 | 1986-02-26 | DA converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041002A JP2692791B2 (en) | 1986-02-26 | 1986-02-26 | DA converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62198225A true JPS62198225A (en) | 1987-09-01 |
| JP2692791B2 JP2692791B2 (en) | 1997-12-17 |
Family
ID=12596197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041002A Expired - Lifetime JP2692791B2 (en) | 1986-02-26 | 1986-02-26 | DA converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692791B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100423452C (en) * | 2003-08-27 | 2008-10-01 | 浙江中控技术股份有限公司 | D/A converting circuit and method for realizing D/A converting |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255854A (en) * | 1975-10-31 | 1977-05-07 | Fujitsu Fanuc Ltd | Digitalltooanalog converter system |
| JPS58154932A (en) * | 1982-02-26 | 1983-09-14 | Yokogawa Hewlett Packard Ltd | Counter device |
-
1986
- 1986-02-26 JP JP61041002A patent/JP2692791B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255854A (en) * | 1975-10-31 | 1977-05-07 | Fujitsu Fanuc Ltd | Digitalltooanalog converter system |
| JPS58154932A (en) * | 1982-02-26 | 1983-09-14 | Yokogawa Hewlett Packard Ltd | Counter device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100423452C (en) * | 2003-08-27 | 2008-10-01 | 浙江中控技术股份有限公司 | D/A converting circuit and method for realizing D/A converting |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2692791B2 (en) | 1997-12-17 |
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